30秒定时电路设计报告

30秒定时电路设计报

告

姓名：

专业：

班级：

学号：

指导老师：

目录

前言 (3)

第一章计数器概述 (4)

1 .1 计数器的特点及其应用 (4)

1 .2 设计任务 (4)

第二章设计原理与电路图 (4)

2.1总图框图 (4)

2.2单元电路的设计 (5)

第三章安装与调试 (9)

第四章设计总结 (9)

参考文献 (9)

前言

随着我国科学技术的不断发展和完善，以及教育体系的不断更新，社会用人单位对高校人才培养模式提出了更高的要求。复合型、创新型、实用型人才日益受到用人单位的青睐。科学实验是近代科学发展的一个重要手段。电子课程设计是电子技术学习中非常重要的一个环节，是将理论知识和实践能力相统一的一个环节，是真正锻炼学生能力的一个环节。在许多领域中计时器均得到了普遍的应用，诸如在体育比赛、定时报警器、及家用电器的计时功能、交通信号灯等等，由此可见定时器在现代社会中的重要性。

在这次试验中，我选的题目为：“三十秒定时电路”。其主要功能是实现30秒倒计时功能，计时间隔为一秒。在此方案中，我们应用双时钟加、减同步可逆计数器74LS192来实现倒计时功能，在功能上选择减计数功能，芯片管脚选择中让DOEN处于工作状态。

整个电路的设计借助于multisim仿真软件和数字逻辑电路相关理论知识、及老师的指导，并在multisim下仿真，得到了正确的结果。

在设计电路的过程中，遇到苦难是在所难免的，但是无论什么苦难都阻挡不住同学们寻求真理的脚步。随着对这些苦难的解决，是我们对课本的知识有了更深的体会，同时也弥补了我们对理论知识理解上的盲点。

第一章计数器的概述

1.1计数器的特点及其应用

当今社会先进的电子技术在各个科学领域中都得到了广泛的应用。而计时器恰恰是数字电子技术的一个重要组成部分，计时器是一个用来实现计数功能的一个时序部件，它不仅仅可以用来记脉冲个数，还常常用来做数字系统的定时、分频，执行数字运算，以及其它特定的逻辑功能等等。

计数器的种类很多。按构成计时器的各触发器是否使用同一个时钟脉冲源来分，可以分为同步计数器和异步计数器；根据计时制的不同，可以分为二进制、十进制和任意进制计数器；根据计数器的增减趋势，可以分为加法、减法和可逆计时器；还有可预置数和可编程序功能计时器等等。

1.2设计任务及要求：

1.2.1基本要求：

（1）具有现实30秒计数功能；

（2）计数器为30秒递减计时，其计时间隔为1秒；

1.2.2设计任务及目标：

（1）分析单元电路的功能；

（2）熟悉电路中用到的各集成块的管脚及功能；

（3）进行电路的仿真、调试直到达到规定要求

（4）进行总结

第二章设计原理与电路图

2.1总图框图

总体框图如图2.1（1）显示。

本课程设计主要包括秒脉冲发生器、计数电路、数码显示电路、报警电路和控制电路五部分组成。其计数器和控制电路是系统的重要组成部分。计数器完成30秒计时功能，而控制电路完成计数器的直接清零、启动计数、暂停/连续计数、译码显示电路的显示与清零。

由于本实验降低了难度，所以秒脉冲电路有实验室提供。

译码显示电路用用模拟软件显示。

图2.1（1）30秒倒计时原理框图

2.2单元电路的设计

（1）计时器电路

本实验中计数器选用中规模集成电路进行设计，74LS192是十进制同步加法/减法计数器，它采用8421BCD码二-十进制编码，其引脚功能为：

◆ CPU为加计数时钟输入端，CPD为减计数时钟输入端。

◆ LD为预置输入控制端，异步预置。

◆ CR为复位输入端，高电平有效，异步清除。

◆ CO为进位输出：1001状态后负脉冲输出，

◆ BO为借位输出：0000状态后负脉冲输出。

其逻辑符号及实物图逻辑图如图2.2（1）所示。

图2.2(1) 74ls192引脚图

其功能表如表2.2（1）所示。

表2.2（1）74LS192的功能表

由此看出,当LDˊ=1,CR=0,CP

D

=1时,如果有时钟脉冲加到CPU端,则计数器在预置数的基础上进行加法计数,当计数到9时,COˊ端输出进位下降沿跳变脉

冲；当LDˊ=1，CR=0，CP

U =1时，如果有时钟脉冲加到CP

D

端，则计数器在预置

数的基础上进行减法计数，当计数到0时，BOˊ端输出借位下降沿跳变脉冲。由

此设计出三十进制减法计数器，具体电路图如图2所示,图中的Q

0-Q

7

分别接到显

示译码器的输入端，CP

D

端接到秒脉冲发生器的脉冲输出端。图中预置数为N=

（0011000）

8421BCD =（30）

10

，当低位计数器的借位输出端BOˊ输出借位脉冲时，

高位计数器才开始进行减法计数。当计数到高、低位计数器都为零时，高位计数器的借位输出端BOˊ输出借位脉冲，使置数端LDˊ=0，则计数器完成置数，在CP

D

端输入脉冲的作用下，进行下一循环的减法计数。

（2）时钟信号控制电路

图2.2（2）

图2.2（2）是时钟脉冲信号CP 的控制电路 ,控制CP 的放行与停止。CLK 信号受“暂停/继续”开关J1的控制，当J1处于断开位置时，门U6A打开，放行时钟信号，电路处于正常计数功能；当J1处于闭合位置时，门U6A关闭，时钟信号被屏蔽，电路停止计时。从而实现了当暂停/连续开关处于暂停状态时，控制电路封锁计数脉冲，计数器停止计数，显示原来的数，而且保持不变；当暂停/连续开关处于连续状态时，计数器正常计数，的功能要求。