四位二进制同步加法计数器(缺0011 0100 0101 0110)综述
加法器课程设计---四位二进制同步加法计数器
成绩评定表学生姓名班级学号专业课程设计题目四位二进制同步加法器(缺0000,0001,0100,0101) 评语组长签字：成绩日期 20 年月日课程设计任务书学院专业学生姓名班级学号课程设计题目四位二进制同步加法计数器(缺0000,0001,0100,0101)实践教学要求与任务:1.了解数字系统设计方法。
2.熟悉ISE仿真环境及VHDL下载。
3.熟悉Multisim仿真环境。
4.设计实现四位二进制同步加法计数器（缺0000,0001,0100,0101）工作计划与进度安排:第一周:熟悉Multisim及Xilinx及Xilinx ISE环境，练习数字系统设计方法第二周:(1)在ISE环境中仿真实现四位二进制同步加法计数器（缺0000,0001,0100,0101）。
(2)在Multisim环境中仿真实现四位二进制同步加法计数器（缺0000,0001,0100,0101）,并通过虚拟仪器验证其正确性。
指导教师：201 年月日专业负责人：201 年月日学院教学副院长：201 年月日目录一、课程设计目的 (1)二、设计框图 (1)三、实现过程 (1)1、Xilinx ISE10.1实现过程(VHDL) (1)1、1、建立工程 (2)1、2、调试程序 (4)1、3、波形仿真 (5)1、4、引脚锁定与下载 (7)1、5、仿真结果分析 (10)2、Multisim10实现过程(电路设计) (10)2、1、设计原理 (10)2、2、基于Multisim的设计电路 (13)2、3、虚拟观察的波形 (14)2、4、仿真结果分析 (14)四、设计总结 (15)五、参考文献 (15)四位二进制加法计数器一. 课程设计的目的1.了解数字系统设计原理及方法。
2.熟悉Xillinx ISE 仿真环境及VHDL 下载。
3.熟悉Mutisim 仿真环境。
4.设计实现（四位二进制加法计数器（缺0000,0001,0100,0101））。
四位同步二进制计数器74LS161
四位同步二进制计数器74LS161————————————————————————————————作者：————————————————————————————————日期：四位同步二进制计数器74LS161逻辑符号如图所示：逻辑功能如下表所示：74LS161功能表PTCP 功能1 × 0 ××1 × 1 0 ×1 0 1 1 ×1 1 1 1 0↑↑×××计数并行输入保持保持（CO=0）清零CP是时钟脉冲信号端，是异步清零端，是同步置数控制端，P和T为计数允许控制端，D0～D3为并行数据输入端，Q0～Q3为数据输出端，CO为进位输出端。
由功能表可以看出该芯片具有以下功能：（1）清零功能。
当时，计数器异步清零。
即只要，计数器输出状态立刻变为“0000”。
（2）同步并行置数功能。
当、时，在CP上升沿作用下，并行输入数据D0～D3进入计数器，使计数器的输出端状态为Q3 Q2Q1 Q0＝D3D2 D1D0。
（3）保持功能。
当、时，若P·T＝0，则计数器保持原来状态不变。
对于进位输出信号有两种情况：如果T=0，则CO=0；如果T=1，则CO= Q3 ·Q2·Q1 ·Q0（4）计数功能。
当、时，若P＝T＝1，则在时钟脉冲CP上升沿的连续作用下，计数器输出（Q3Q2Q1Q0）的状态按0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→1010→1011→1100→1101→1110→1111→0000的次序循环变化，完成十六进制（或称四位二进制）加法计数。
并且当计数器计到1111时，进位输出端CO输出为1，其他状态时CO输出为0。
组合逻辑课程设计4位二进制全加器全减器原创
关键字 74LS283 全加器、四位二进制、迭代电路、并行进位、串行进位、VHDL
摘要
加法器是数字系统中产生数的和的装置。加数和被加数为输入，和数与进 位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进
...
.
..
..
位为输出则为全加器。例如：为了节省资源，减法器和硬件乘法器都可以用加法 器来构成。但宽位加法器的设计是很耗资源的，因此在实际的设计和相关饿得设 计与开发中需要注意资源的利用率和进位速度两方面的问题，多位加法器的构成 主要有两种：并行进位和串行进位。并行进位加法器设有并行进位产生逻辑，运 行速度比串行进位快；串行进位是将全加器采取并行级联或菊花链式级联构成多 位加法器。加法器也是常用作计算机算术逻辑部件，执行逻辑操作、移位与指令 调用。此外还可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二 进制作运算。
1 0 0100 11011000
1 0 0101 00011010
1 0 0001 10011100
1 0 0001 10111110
1 0 1010 01000111
1 0 1010 01101001
1 0 0010 01000011
1 0 0010 01100101
... ... ... ... ... ... ... ... ... ... ... ... ... ...
集成计数器
集成计数器所谓集成计数器，就是将整个计数器的电路集成在一个芯片上，为了增强集成计数器的适应能力，一般集成计数器设有更多的附加功能，如预置数、清除、保持、计数等多种功能。
因此，它具有通用性强、便于功能扩展、使用方便等优点，应用十分普遍。
4位同步二进制加法计数器74LS161(1) 74LS161的功能图7-20所示为4位同步二进制加法计数器74LS161的逻辑功能示意图。
图中LD为同步置数控制端，CR为异步清零控制端，CTP和CTT为计数控制端，D3～D0为并行数据输入端，Q3～Q0为输出端，CO为进位输出端。
表7-9所示为74LS161的功能表。
图7-20 74LS161的逻辑功能示意图表7-9 CT74LS161的功能表由表7-9可知74LS161有如下主要功能：① 异步置0功能。
当CR =0时，不论有无时钟脉冲CP 和其它信号输入，计数器被置0，即Q 3Q 2Q 1Q 0=0000。
② 同步并行置数功能。
当CR =1、LD =0时，在输入时钟脉冲CP 上升沿的作用下，并行输入的数据d 3d 2d 1d 0被置入计数器，即Q 3Q 2Q 1Q 0 = d3d2d1d0 。
③ 计数功能。
当LD =CR =P CT =T CT =1，CP 端输入计数脉冲时，计数器进行二进制加法计数。
④ 保持功能。
当LD =CR =1，且P CT 和T CT 中有0时，计数器保持原来的状态不变。
CO 为进位输出端，当计数溢出时，CO 端输出一个高电平进位脉冲。
（2) 74LS161构成N 进制计数器74LS161是二进制计数器，也就是十六进制计数器。
用一片74LS161构成任意（N ＜16）进制计数器，则需要利用它的同步置数控制端或异步清零控制端，让电路跳过某些状态，实现N 进制计数器。
用74LS161构成N 进制计数器有反馈置数法和反馈清零法两种方法。
而用反馈置数法又有两种方法：若从计数器的输出端反馈回同步置数控制端，我们称它为预置数端复位法；若从进位输出端CO 端反馈回同步置数控制端，我们称它为进位输出置最小数法。
4位二进制同步计数器(异步清除)
单 位 MHz ns ns ns ns
tPHL 传输延迟时间 （最大）
tPLH 传输延迟时间 （最大）
ET→ QCC ET→ QCC
tPHL 传输延迟时间 （最大）
tREM 撤离时间 （最大）
→ QCC，Q CP → CP
tS 建立时间 （最大）
tH 保持时间 （最大）
，， ET ， EP ， D→CP
电源电压 输入电压 输出电压 工作环境温度TA
输入脉冲上升，下降时 间 Tr ,Tf
VCC……………….2V~6V V1…………………………..0~VCC VO……..…………..0~VCC 54HC……..-55℃~+125℃ 74HC………-400C~+85℃
VCC=2.0V….…...≤ 1000ns
D→ CP
tW 脉冲宽度 （最大）
CP， ，
tr 输入信号上升/下降
时间
tf
（最大）
tTLH 传输转换时间 tTHL （最大）
CPD 功耗电容 （典型值）
CI 输入电容 （最大）
* 无负载动态动耗PD=CPD·VCC²·f+ICC·VCC
无负载动态动耗电流IS=CPD·VCC·f+ICC
2.0 195
4.5
35
6.0
30
2.0 205
4.5
41
6.0
35
2.0 170
4.5
34
6.0
29
范 74HC TA=全温
4 21 25 217 54 46 220 44 37 258 52 44 214 43 36
值 54HC TA=全温
4 18 21 320 64 54 260 52 44 305 61 52 253 51 43
同步四位二进制计数器
0010
0011
十进制数50对应的二进制数为0011 0010
实现从0000 0000到0011 0001的50进制计数器
2021/4/2
15
作业题
5-8 5-9 5-10
2021/4/2
16
2012710反馈信号的拾取可利用与非门拾取状态sn1可利用进位输出co拾取状态11112012710电路举例以十进制计数器为例201271010图52374ls161构成十进制计数器改变d0110利用进位输出co取状态1111实现十进制计数0110到1111201271011图524用74ls161构成从0开始计数的十进制计数器改变与非门的输入信号可以实现其它进制计数
2021/4/2
8
④ 电路举例（以十进制计数器为例）
十进制计数器的计数状态顺序表
2021/4/2
9
图5-23 74LS161构成十进制计数器
利用进位输出CO取状态1111 令D3 D2 D1 D0＝0110 实现十进制计数 （0110到1111）
改变D 2021/4/2 3 D2 D1 D0的状态，可以实现其它进制计数。10
实现四位二进制加法计数
2021/4/2
6
（2）构成16以内的任意进制加法计数器： ① 设计思想：利用脉冲反馈法 用 S0 ， S1 ， S2… ， SM…SN 表 示 输 入 0 ， 1 ，
2，…，N个计数脉冲CP时计数器的状态。 SM可以为S0，但需小于SN。
对于异步置数：在输入第N个计数脉冲CP后，通 过控制电路，利用状态SN产生一个有效置数信号，送 给异步置数端，使计数器立刻返回到初始的预置数状 态SM，即实现了SM～SN-1计数。
对于同步置数：在输入第N－1个计数脉冲CP时， 利用状态SN-1产生一个有效置数信号，送给同步置数控 制端，等到输入第N个计数脉冲CP时，计数器返回到 初始2021的/4/2 预置数状态SM，从而实现SM～SN-1计数。 7
数字电子期末考试练习题
数字电路练习题第一部分 门电路一、 填空题1. 数字集成电路按开关元件不同，可分为 TTL 集成电路 和 CMOS 集成电路 两大类。
2. 数字电路中的三种基本逻辑门电路是 与门 、 或门 、 非门 。
3.三态门是在普通门的基础上增加 控制 电路构成的，它的三种输出状态是 高电平、 低电平 和 高阻态 。
4. 与门、与非门的闲置输入端应接 高 电平；或门、或非门的闲置输入端应接 低 电平。
5. 图1所示三态门在1EN =时，Y 的输出状态是 高阻态 。
6. 利用TTL 与非门实现输出线与应采用 OC 门，实现总线传输应采用 三态 门。
7. 图2为几种常见逻辑门电路的逻辑符号，试分别写出其名称和逻辑表达式。
名称 逻辑表达式 名称 逻辑表达式 （a ） 与门（b ） 非门 （c ） 与非门 （d ） 或非门8. 当决定某一件事情的多个条件中有一个或一个以上具备时，该件事情就会发生，这种关系称为 或 逻辑关系。
二、 选择题1. 下列几种逻辑门中，能用作反相器的是 C 。
A. 与门B. 或门C. 与非门2. 下列几种逻辑门中，不能将输出端直接并联的是 B 。
A. 三态门B. 与非门C. OC 门3. TTL 与非门的输入端在以下四种接法中，在逻辑上属于输入高电平的是 C 。
A. 输入端接地B. 输入端接同类与非门的输出电压0.3VC. 输入端经10k Ω电阻接地D. 输入端经51Ω电阻接地4. TTL 与非门的输入端在以下4种接法中，在逻辑上属于输入低电平的是 D 。
A. 输入端经10k Ω电阻接地B. 输入端接同类与非门的输出电压3.6VC. 输入端悬空D. 输入端经51Ω电阻接地5. 逻辑电路如图3所示，该电路实现的逻辑关系为 C 。
A. Y AB =B. Y AB =C. Y AB =D. Y A B =+6. 图4为TTL 逻辑门，其输出Y 为 D 。
A. AB C +B. A BC +C. A B C ++D. ABENY AB 图1 填空题5用图＆A BY(a)YA B YA (d)(c)图2 填空题7用图(b)图3 选择题5用图YA图4 选择题6用图Y7. 图5电路实现的逻辑功能是C 。
数字电子期末考试题及答案
数字电子期末考试题及答案一、选择题（每题2分，共20分）1. 在数字电路中，最基本的逻辑关系有几种？A. 2种B. 3种C. 4种D. 5种答案：B2. 以下哪个不是基本的逻辑门？A. AND门B. OR门C. NOT门D. XOR门答案：D3. 一个触发器可以存储多少位二进制信息？A. 1位B. 2位C. 3位D. 4位答案：A4. 以下哪个是组合逻辑电路的特点？A. 输出状态与输入状态有关B. 输出状态与输入状态无关C. 输出状态只与当前输入状态有关D. 输出状态只与过去输入状态有关答案：A5. 以下哪个是时序逻辑电路的特点？A. 输出状态与输入状态有关B. 输出状态与输入状态无关C. 输出状态只与当前输入状态有关D. 输出状态与当前输入状态和过去输入状态都有关答案：D二、填空题（每空2分，共20分）6. 数字电路中，最基本的信号类型是______和______。
答案：数字信号；模拟信号7. 一个完整的数字系统通常由______和______两部分组成。
答案：硬件；软件8. 在数字电路中，常用的计数器类型有二进制计数器、______计数器等。
答案：十进制9. 一个8位的寄存器可以存储______个二进制位。
答案：810. 在数字电路中，信号的频率越高，其传输的______也越高。
答案：数据量三、简答题（每题10分，共30分）11. 简述数字电路与模拟电路的主要区别。
答案：数字电路处理的是离散的数字信号，而模拟电路处理的是连续的模拟信号。
数字电路具有更高的抗干扰能力，且易于实现大规模集成。
模拟电路则在信号处理的精度和连续性上有优势。
12. 解释什么是触发器，并简述其在数字电路中的作用。
答案：触发器是一种具有记忆功能的电路元件，可以存储一位二进制信息。
在数字电路中，触发器常用于存储中间结果，实现寄存器、计数器等功能。
13. 描述数字电路中同步计数器和异步计数器的区别。
答案：同步计数器的时钟信号同时控制所有触发器的时钟输入，而异步计数器的触发器时钟输入是独立控制的。
4位二进制加减法计数器
贵州大学实验报告
学院：计算机科学与信息学院专业：信息安全班级：
c=1;
end
else begin //如果data_r的值不等于0000则执行以下步骤
data_r<=data_r-1; //将data_r-1的值赋给data_r
c=0;
end
end
end
end
endmodule //模块定义结束
实
验
数
据
从实验结果图可以看出当up_down=1时执行加法计数器，每当clk输入一个上升信号时计数器的值DOUT 增加1。
当up_down=0时执行减法计数器，每当clk输入一个上升信号时计数器的值DOUT减少1。
当load=1是计数器载入预留值即DOUT=DIN。
当clr输入为1是计数器执行清零操作。
注：各学院可根据教学需要对以上栏木进行增减。
表格内容可根据内容扩充。
4位同步二进制加法计数器
4位同步二进制加法计数器一．实验目的1.通过此实验逐步了解、熟悉和掌握FPGA开发软件Quartus Ⅱ的使用的法及VerilogHDL的编程方法。
2、学习用VerilogHDL语言以不同方式来描述1位全加器及电路的设计仿真和硬件测试。
二．实验设备操作系统：Windows 2000EDA软件： Quartus II6.0三．设计原理1.4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。
在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加12.VHDL源程序library ieee;use ieee.std_logic_1164.all;entity cnt4e isport(clk,clr:in std_logic;cout:out std_logic;q:buffer integer range 0 to 15);end cnt4e;architecture one of cnt4e isbeginprocess(clk,clr)beginif clk'event and clk='1'thenif clr='1'thenif q=15 then q<=0;cout<='0';elsif q=14 then q<=q+1;cout<='1';else q<=q+1;end if;else q<=0;cout<='0';end if;end if;end process;end one;四．实验步骤：1.在Quartus II6.0中执行“file”->“new”命令，打开编辑文件类型对话框，选择"VHDL File",在文本框里输入源程序，并将文件cnt4e.vhd保存在创建的目录下。
中南大学数数电考题全四套(含答案)
（共 15 分）
七、集成 4 位二进制加法计数器 74161 的连接图如图 8 所示，LD 是预置控制端；
D0、D1、D2、D3 是预置数据输入端；Q3、Q2、Q1、Q0 是触发器的输出端，
Q0 是最低位，Q3 是最高位；LD 为低电平时电路开始置数，LD 为高电平时电路
， EN=1 时 ，
Y=
；
4. 触发器按逻辑功能可分为 RSF、JKF、 、 和 DF；
5. 四位二进制减法计数器的初始状态为 0011，四个 CP 脉冲后它的状态为
；
6. EPROM2864 的有 地址输入端，有
数据输出端；
7. 数字系统按组成方式可分为
、
两种；
8. GAL 是
可编程，GAL 中的 OLMC 称
数据输出
D3 D2 D1 D0 1111 0000 0011 0100 0101 1010 1001 1000 1111
1001 1010 1011 1100 1101 1110 1111
CP 波形如图所示：
1100 0001 0010 0001 0100 0111 0000
中南大学信息院《数字电子技术基础》 期终考试试题（110 分钟）(第二套)
(15 分)
六、由同步十进制加法计数器 74LS160 构成一数字系统如图所示，假设计数器的初态为 0,
测得组合逻辑电路的真值表如下所示：
(20
分)
1. 1. 画出 74LS160 的状态转换图； 2. 2. 画出整个数字系统的时序图；
3. 如果用同步四位二进制加法计数器 74LS161 代替 74LS160,试画出其电路图（要求采 用置数法）；
数字电子技术基础试题及答案
DC B AD C A B ++《数字电子技术》试卷姓名：__ _______ 班级：__________ 考号：___________ 成绩：____________1. 有一数码10010011，作为自然二进制数时，它相当于十进制数（147），作为8421BCD码时，它相当于十进制数（93 ）。
2.三态门电路的输出有高电平、低电平和（高阻）3种状态。
3．TTL 与非门多余的输入端应接（高电平或悬空）。
4．TTL 集成JK 触发器正常工作时，其d R 和d S 端应接（高）电平。
5. 已知某函数⎪⎭⎫ ⎝⎛+⎪⎭⎫ ⎝⎛++=D C AB D C A B F ，该函数的反函数F =（ ）。
6. 如果对键盘上108个符号进行二进制编码，则至少要（ 7）位二进制数码。
7. 典型的TTL 与非门电路使用的电路为电源电压为（5 ）V ，其输出高电平为（3.6）V ，输出低电平为（0.35）V ， CMOS 电路的电源电压为（ 3--18） V 。
8．74LS138是3线—8线译码器，译码为输出低电平有效，若输入为A 2A 1A 0=110时，输出01234567Y Y Y Y Y Y Y Y 应为（ 10111111 ）。
9．将一个包含有32768个基本存储单元的存储电路设计16位为一个字节的ROM 。
该ROM 有（ 11）根地址线，有（16）根数据读出线。
10. 两片中规模集成电路10进制计数器串联后，最大计数容量为（ 100）位。
11. AB ）。
12.13．驱动共阳极七段数码管的译码器的输出电平为（ 低）有效。
二、单项选择题（本大题共15小题，每小题2分，共30分）（在每小题列出的四个备选项中只有一个是最符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
）1. 函数F(A,B,C)=AB+BC+AC 的最小项表达式为( A ) 。
A ．F(A,B,C)=∑m （0，2，4） B. (A,B,C)=∑m （3，5，6，7） C ．F(A,B,C)=∑m （0，2，3，4） D. F(A,B,C)=∑m （2，4，6，7）2．8线—3线优先编码器的输入为I 0—I 7 ，当优先级别最高的I 7有效时，其输出012Y Y Y ∙∙的值是（ C ）。
四位二进制补码
四位二进制补码
在计算机科学中，二进制补码是一种与硬件操作相关的编码系统，用于表示正负数和执行算术运算。
它的优点是简单、快速和可靠，被
广泛应用于计算机科学和电子工程领域。
在二进制补码中，正数的表
示与原码相同，而负数则采用补码的方式表示。
二进制补码的生成方法十分简单，只需要将二进制原码中的所有
位取反，然后再加上1即可。
例如，对于二进制数1011，其补码为
0101（取反）+1=0110。
同样的方法也适用于负数，例如对于-1011，
先将其用二进制原码表示为1101，然后取反得到0010，再加上1得到0011，这就是-1011的补码。
使用二进制补码可以带来许多优势。
其中之一是它可以更快地进
行加减法计算。
因为在使用补码进行计算时，减法运算可以简单地转
换为加法运算，这样就避免了硬件上的额外开销和时间消耗。
此外，
二进制补码还可以更容易地进行数据传输和存储。
但是，二进制补码也有一些缺点需要注意。
首先，它只能表示有
限的数字范围，例如，对于四位二进制补码，它的范围是从-8到+7。
除此之外，二进制补码的表示法并不是唯一的，同一个数可以有不同
的补码表示，这也可能会导致一些程序设计的问题。
综上所述，二进制补码是一种非常实用的编码系统，其简单、快
速和可靠的特点广受欢迎。
然而，开发人员在使用二进制补码时必须
注意其范围和多种表示法的可能性，以确保正确的计算和数据传输。
四位二进制加法计数器课程设计
图3-6芯片型号选择
（5）点击Next，系统显示如图3-7，提示是否需要其他EDA工具，这里不选任何其他工具；
（6）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，这时软件界面如图3-8，在窗口左侧显示出设备型号和该工程的基本信息等。
2.求时钟方程、状态方程
（1）求时钟方程
采用同步方案，故取CP0=CP1=CP2=CP3=CP
CP是整个要设计的时序电路的输入时钟脉冲
（2）求状态方程
由图2所示状态转换图可直接画出如图3-20所示的电路次Q3n+1Q2n+1Q1n+1Q0n+1的卡诺图，再分解开便可以得到如图3-21所示的各触发器的卡诺图。
end zs_2;
ARCHITECTURE Behavioral OF zs_2 IS
SIGNAL
count:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(cp,r)
BEGIN
if r='0'then count<="0000";
elsiF cp'EVENT AND cp='1'THEN
（3）在Multisim环境中仿真实现四位二进制加计数器(缺0010 0011 1101
1110)的建立，并通过虚拟仪器验证其正确性。
二课设题目实现框图
在本课程设计中，四位二进制加计数用四个CP下降沿触发的JK触发器实现，其中有相应的跳变，即跳过了0010 0011 1101 1110四个状态，这在状态转换图中可以清晰地显示出来。
图3-11存盘
计算机组成原理4位二进制计数器实验报告
计算机组成原理实验一4位二进制计数器实验姓名：李云弟 学号:1205110115 网工1201【实验环境】1. Windows 2000 或 Windows XP2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台，排线若干。
【实验目的】1、熟悉VHDL 语言的编写。
2、验证计数器的计数功能。
【实验要求】本实验要求设计一个4位二进制计数器。
要求在时钟脉冲的作用下，完成计数功能，能在输出端看到0-9，A-F 的数据显示。
（其次要求下载到实验版实现显示）【实验原理】计数器是一种用来实现计数功能的时序部件，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。
计数器由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS 触发器、T 触发器、D 触发器及JK 触发器等。
计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。
计数器按计数进制不同，可分为二进制计数器、十进制计数器、其他进制计数器和可变进制计数器，若按计数单元中各触发器所接收计数脉冲和翻转顺序或计数功能来划分，则有异步计数器和同步计数器两大类，以及加法计数器、减法计数器、加/减计数器等，如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等差别，按权码来分，则有“8421”码，“5421”码、余“3”码等计数器，按集成度来分，有单、双位计数器等等，其最基本的分类如下：计数器的种类⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎪⎩⎪⎨⎧⎪⎩⎪⎨⎧⎩⎨⎧进制计数器十进制计数器二进制计数器进制可逆计数器减法计数器加法计数器功能异步计数器同步计数器结构N 、、、321 下面对同步二进制加法计数器做一些介绍。
同步计数器中，所有触发器的CP 端是相连的，CP 的每一个触发沿都会使所有的触发器状态更新。
4位二进制加法器
长安大学电工与电子技术课程设计题目：4位二进制加法器原文来自：/view/3c8d9e26192e45361066f5aa.html对该文本内容略作修正学院专业班级学号姓名日期指导老师前言十九世纪末、二十世纪初，电子技术开始逐渐发展起来，并成为一项新兴技术。
它在二十世纪发展最为迅猛，应用最为广泛，并且成为了近代科学技术发展的一个重要标志。
与信息相关的计算机、微电子及通讯技术已经成为推动社会进步和国家发展的关键技术，而微电子技术又是信息技术的基础，因此，集成电路产业已经成为整个电子信息产业的命脉。
加法器作为各类集成电路模块的核心部件，其重要性不可忽略。
加法运算是最基本的运算，所有的其他基本算术运算，如减法、乘法、除法运算等最终都能归结为加法运算。
在算术逻辑单元完成的操作中，逻辑操作是按位进行，各位之间彼此无关，不存在进位问题，这使得逻辑运算速度很快，且是一个常数，不需要进行过多的优化工作。
但对于算数操作来说，因为存在进位问题，使得某一位计算结果的得出和所有低于它的位相关。
因此，为了减少进位传输所耗的时间，人们设计了多种类型的加法器，于是便有了我们在本课题中所要用到的超前进位加法器——74LS283。
三人分工: 加法器部分:1译码器部分:2数码管部分:3（ps：答辩部分老师说：你就一个数码管？然后老师什么也不问，直接给了个及格。
）目录一、技术要求 (4)二、摘要 (4)三、总体设计方案的论证及选择 (4)1、加法器的选取 (4)2、译码器的选取 (4)3、数码管的选取 (5)四.设计方案的原理框图 (5)五.单元电路设计，主要元器件选择与电路参数计算 (6)1、逻辑开关 (6)2、加法器设计 (6)3、译码器设计 (7)4、数码管设计 (10)六、总图 (11)七、参考文献 (12)八、附件（元器件清单） (12)九、心得体会 (13)十、评语表 (14)一.技术要求1.四位二进制加数与被加数输入2.二位数码管显示二.摘要该设计主要包括两个部分：一是用加法器实现四位二进制加数与被加数的输入，二是将相加产生的二进制和数用二位数码管显示，在此设计中加法器是重点，数码显示是难点。
数字逻辑4位二进制加法计数器的设计
实验4：4位二进制加法计数器的设计
实验者：
地点：宿舍
时间：
硬件：PC 主要软件： Quartu s Ⅱ 9.1
4．1 实验目的
通过实验加深对计数器工作原理的理解，掌握实际工程中采用的基本设计方法。
4．2 实验内容
（1）在Quarturs Ⅱ9.1设计环境下，用J-K 触发器设计一个4位二进制同步加法计数器，并进行仿真。
（2）改用标准参数化模块(LPM)功能库lpm_counter 模块实现同一功能。
4．3 原理提示
计数器： 对CLK 脉冲（称为“计数脉冲”）进行计数，计数值一般就是电路的状态值。
计数器的框图如图4-1所示。
CLK ： 计数脉冲。
每来一个CLK 脉冲，计数值加1（或减1）。
CLR ： 计数值清零控制端。
当CLR 有效时，计数值被强制置0。
LOAD ：置数控制端。
当LOAD 有效时，计数值被强制置为指定的值。
计数器
Q 3 Q 2 Q 1 Q 0 LOAD
CLR
CLK
图4-1 计数器框图。
四位二进制加法计数器
四位二进制加法计数器一实验目的1．熟悉ＱuartusII的ＶＨＤＬ文本设计流程全过程，学习计数器的设计与仿真2．掌握简单逻辑电路的设计方法与功能仿真技巧。
3．学习使用V AHDL语言进行含异步清零和同步加载与时钟使能的计数器的设计二实验仪器设备1．PC机，1台2．ＱuartusII系统三实验原理含计数使能、异步复位4位加法计数器，其中有锁存器、rst是异步清零信号，低电平有效；clk是锁存信号、当ena为1时使能锁存器。
四实验内容用VHDL语言设计一个含异步清零和同步加载与时钟使能的计数器，并进行编辑，编译与仿真。
要求(1)设计含有异步清零CLR和时钟使能端ENA。
(2)用D触发器设计带有上述功能的十进制的加法计数器。
五实验程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : 0UT STD_LOGIC);END ENTITY CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS (CLK,RST,EN)V ARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST=‘1’THEN CQI:=(OTHERS =>‘0’);ELSIF CLK’EVENT AND CLK=‘1’THENIF EN=‘1’THENIF CQI<9 THEN CQI:=CQI+1;ELSE CQI := (OTHERS => ‘0’);END IF;END IF;END IF;IF CQI=9 THEN COUT<=‘1’;ELSE COUT<=‘0’;END IF;CQ<=CQI;END PROCESS;END ARCHITECTURE behav;六. 实验仿真图形试验总结和分析通过试验，让我更加深刻了解并掌握了如何使用Quartus 2的使用，工程的建立，文件的保存，特别是如何观察时序仿真图和电路图。
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成绩评定表课程设计任务书摘要本次课设题目为四位二进制加法计数器（缺0011 0100 0101 0110）。
首先在QuartusII8.1中建立名为count16的工程，用四位二进制加法计数器的VHDL语言实现了四位二进制加法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。
然后，在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制加法计数器（缺0011 0100 0101 0110）的驱动方程。
在Multisim软件里画出了四位二进制加法计数器的逻辑电路图。
经过运行，分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图。
说明四位二进制加法计数器顺利完成。
关键词：计数器；VHDL语言；仿真；触发器。
目录一、课程设计目的 (1)二、设计框图 (1)三、实现过程 (2)1、QUARTUS II实现过程 (2)1.1建立工程 (2)1.2编译程序 (7)1.3波形仿真 (10)1.4 仿真结果分析 (14)1.5引脚锁定与下载 (14)2、MULTISIM实现过程 (16)2.1求驱动方程 (16)2.2画逻辑电路图 (19)2.3逻辑分析仪的仿真 (20)2.4结果分析 (21)2.5自启动判断 (22)四、总结 (23)五、参考书目 (24)一、课程设计目的1 了解同步加法计数器工作原理和逻辑功能。
2 掌握计数器电路的分析、设计方法及应用。
3 学会正确使用JK 触发器。
二、设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。
在本课程设计中，四位二进制同步加法计数器用四个CP 下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0011 0100 0101 0110四个状态，这在状态转换图中可以清晰地显示出来。
具体结构示意框图和状态转换图如下：1010101111001101111011110/1/1000101101110010000100000/0/0/0/0/0/0/0/0/0/−−−−←−−−−←−−−−←−−−−←−−−−←↓↑−−−→−−−−→−−−−→−−−−→−−−−→−B:状态转换图三、实现过程1.QUARTUSII实现过程1.1建立工程.图1 QUARTUS软件的启动界面（1）点击File –> New Project Wizard创建一个新工程，系统显示如图2。
图2 工程创建向导的启始页（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，如图3所示；（3）点击Next，若目录不存在，系统可能提示创建新目录，如图4所示，点击“是”按钮创建新目录，系统显示如图5所示；（4）系统提示是否需要加入文件，在此不添加任何文件；（5）点击Next，进入设备选择对话框，如图6，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；（6）点击Next，系统显示如图7，提示是否需要其他EDA工具，这里不选任何其他工具；（7）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，这时软件界面如图8，在窗口左侧显示出设备型号和该工程的基本信息等。
图3 输入工程名称、存储目录图4 提示是否创建新文件夹图5 提示是否添加文件图6 芯片型号选择图7 提示是否利用其他EDA设计工具图8 工程阐述汇总1.2编译程序为实现用一个拨码开关控制一个LED亮灭的功能，可用VHDL编写一个程序实现，具体操作过程如下：（1）点击File->New创建一个设计文件，系统显示如图9；图9 创建一个设计文件（2）选择设计文件的类型为VHDL File；（3）点击OK，系统显示如图10，窗口右侧为VHDL的编辑窗口。
图10 新建的一个VHDL源文件的编辑窗口（4）在编辑窗口中编辑以下程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity count16 isPORT (cp,r:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );end count16;ARCHITECTURE one OF count16 ISSIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ;BEGINPROCESS (cp,r)BEGINIF r='0' then count<="0000";ELSE IF cp'EVENT AND cp='1' THEN IF count="0010"THENcount<="0111";ELSE IF count="1111" THENcount <="0000";ELSE count <= count +1;END IF;END IF;END IF;END IF;END PROCESS;q<= count;END one;（5）输入程序后，存盘，如图11所示：图11 存盘( 6 ) 点击Processing->Start Compilation编译该文件，系统将开始编译，结束后，给出提示信息和编译结果，如图12所示：图12 编译结果成功1.3波形仿真（ 1 ）建立时序仿真文件,如图1-13所示，选择“Vector Waveform File”，出现图13的界面，在Name空白处击右键，Insert→Insert Node or Bus。
图 13仿真初始界面图14点击Name后的界面在图14中单击图15设置对应端口在图15中单击，再单击→OK→OK。
如图16所示图16建立仿真界面仿真文件存盘时，文件名字必须与顶层文件同名，即count16，默认即可。
图18仿真工具栏图18是为仿真输入赋值的。
如想赋值‘1’，单击。
（ 2 ）单击菜单进行仿真图19点击进行仿真仿真结果如图20。
图20 仿真波形1.4仿真结果分析由仿真波形图20可以清楚地看到在一个周期之内，即由小到大，依次完成了四位二进制加法计数的功能。
其中由于缺了0011 0100 0101 0110四个状态，即缺了十进制数中的3 4 5 6四个数，在波形仿真中，在这几个状态处发生跳变，即由0010跳到0111，再由0000直接跳回到1111，即完成一个周期的计数，不断循环往复。
1.5引脚锁定与下载左上侧Assignment选项中选Pins，下侧Location分配引脚：cp-PIN_28 q[3]-PIN_114 q[2]-PIN_115 q[2]-PIN_116 q[1]-PIN_117 r-PIN_58。
图21锁定管脚左键点击Tools——〉Programmer图22下载点击start，运行到100%，及下载成功。
2. Multisim 实现过程2.1求驱动方程相关结构示意框图和状态转换图见上（二）所示步骤。
选择四个时钟脉冲下降沿触发的JK 触发器，因要使用同步电路，所以时钟方程应该为CP CP CP CP CP ====3210（1）求状态方程由所示状态图可直接画出如图23所示电路次态13+n Q 12+n Q 11+n Q 10+n Q 的卡诺图，再分解开便可以得到如图24所示各触发器的卡诺图。
图23次态13+n Q 12+n Q 11+n Q 10+n Q 的卡诺图将上述卡诺图对应拆成四个卡诺图，分别求出13+n Q 、12+n Q 、11+n Q 、10+n Q 表达式如下所示：(a) 13+n Q 的卡诺图(b) 12+n Q 的卡诺图（c ）11+n Q 的卡诺图（d ）10+n Q 的卡诺图图24各触发器的卡诺图(1)根据卡诺图进行相应化简即得到状态方程，如下：nn n n n n n n n n n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 01010111201011321201232313)()()(=+=+++=+++=++++（2）求驱动方程由于JK 触发器的特性方程为n n n Q K Q J Q +=+1用状态方程与特性方程做比较，可得对应驱动方程，如下：1)(000110120312012323=====+=++==K J Q K J Q Q K Q Q Q J Q Q Q K Q J n n n n n n n n n n2.2画逻辑电路图根据所选用的触发器和时钟方程、输出方程、驱动方程，便可以画出如图25所示的逻辑电路图。
图25 四位二进制加法计数器2.3逻辑分析仪的仿真图26四位二进制加法计数器逻辑分析仪2.4结果分析Multisim是一种虚拟仪器，可以用来验证电路的设计的正确性。
根据相关计算，得出时序电路的时钟方程、状态方程、驱动方程，从而选择合适触发器来连接实现。
本次课程设计中，选用四个时钟脉冲下降沿触发的JK触发器来实现四位二进制加法计数器。
逻辑电路图26中，四个小红灯即为显示器，从左到右显示时序图中的十二种状态，其中，灯亮表示“1”，灭表示“0”，从而达到计数目的。
由于其中缺了0011 0100 0101 0110四种状态，如图27逻辑分析仪中可发现计数过程中发生跳变，即先从0010跳到0111，再由0000直接跳回到1111，周而复始。
逻辑分析仪类似于QUARTUSII环境下的波形仿真，是对计数器的另一种直观的描述。
其中，高电平表示“1”，低电平表示“0”，也可以对计数器的功能进行测试及检验。
2.5 自启动判断检查电路能否自启动：把无效状态0011 0100 0101 0110带入输出方程和和状态方程进行计算，结果如下：11110110111001011101010000110/0/0/0/−−−→−−−−→−−−−→−−−−→−由此可见，在CP 操作下都能回到有效状态，即电路能够自启动。
四、总结在本次数字电路课程设计中，我的题目为四位二进制加法计数器（缺0011 0100 0101 0110）。
由于是第一次做数字电路的课程设计，对于相关设计过程和分析方法并不大熟练。
但总的来说，这次课设还算完满完成，这对我以后学习相关的课程以及进行更高层次的数字电路设计都奠定了良好的基础。
在设计过程中，出现了各种各样的问题，例如：写程序时，如果思路不够清晰是很难完成代码的设计的；化简时，由于对卡诺图化简发不够熟练，很容易就会导致化简错误；用Multisim软件画逻辑电路图时，稍有一点错误就会导致电路图模拟不出我们要完成的计数器任务。