简单的并行接口电路

图14.6 可编程并行接口电路及其与CPU和外设的连接
并行接口电路
数据总线 输出缓冲寄存器 并行输出数据 输出准备好 输出回答 输 出 设 备
读控信号
写控信号
输入缓冲寄存器 控制寄存器
复位信号 CPU
中断响应信号
中断请求信号
状态寄存器 中断逻辑 并行输入数据 输入准备好
地址
译码器
片选
输入回答
输 入 设 备
锁存器工作时间图
输入D
选通
输出Q t0 t1 n位数据总线 Q跟随D t2 保持t2时D的锁存值
锁存器的应用
D0 选通 Q0
D1
D
n-1
Q1
Q
n-1



从表14-1可以看到74LS373的功能为： 当选通端 G 为高电平，同时输出允许端 OE 为低电平时， 则输出Q＝输入D(输出Q跟随输入D)； 当选通端 G 为低电平，而输出允许端 OE 也为低电平时， 则输出 Q ＝ Q0(Q0 为原状态，即选通端 G 由高电平变为低 电平时输出端Q的状态)； 当输出允许端 OE 为高电平时，无论选通端 G 为何值，输 出端Q总为高阻态。
图14.3 数据总线收发器74LS245
A1 (2) (18) A2 (3) A3 A4 (4) (5) (6) B1 A1 A2 A3 A5 A6 A7 A8 _ G DIR B1 B2 B3 B4 B5 B6 B7 B8
(17) B2 (16) (15) (14) B3 B4
A5
B5
A6 (7) A7 (8) A8 (9)
14.2 简单的并行接口电路






在输入输出接口电路中，经常要对所传送的信号进行 缓冲、驱动和锁存。 能实现这种功能的接口芯片通常是简单的数据锁存器、 缓冲器以及双向总线收发器等。 本节扼要介绍三种常用的简单并行输入输出接口芯片， 它们是： 锁存器74LS373； 缓冲器74LS244； 数据总线收发器74LS245。
AL2~AL7
___ ___ 字节允许BE0~BE3
G
74LS373 __ OE
___ ___ BEL0~BEL3


注意，由于电路中74LS373的OE固定接为逻辑0,所 以其输出 AL2 ～ AL31 和 BEL0 ～ BEL3 将始终处于允许 状态。 由 图 14.4 可 见 , 各 片 74LS373 的 选 通 端 G 均 由 ALE(Address Latch Enable)信号来驱动， ALE即地址 锁存允许信号，它是专门用来控制地址锁存器的一个 总线信号。



表14-2 74LS245的真值表
允许G
L L H
方向控制DIR
L H X
数据传送方向
BA AB 隔开
14.2.4 应用举例
1. 锁存器74LS373的应用
在80386DX微机系统中， 需在地址总线上对30位地址 信号 A2 ～ A31 和 4 个字节允许信号 BE0 ～ BE3 进行锁存。 图14.4给出了使用5片74LS373芯片对这些信息进行锁 存的电路配置情况。

74LS373的真值表如表14-1所示。 该表中 H 为高电平， L 为低电平， Q0 为原状态， Z为高阻态，X表示任意值(为H或L均可)。
表14.1 74LS373真值表
选通G H H L X
输出允许OE L L L H
输入D L H X X
输出Q L H Q0(原状态） Z（高阻态）
14.3 可编程并行接口
14.3.1 可编程并行接口的组成及其与 CPU 和外 设的连接
通常，一个可编程并行接口电路应包括下列组成部分： (1) 两个或两个以上具有缓冲能力的数据寄存器。 (2) 可供CPU访问的控制及状态寄存器。 (3) 片选和内部控制逻辑电路。

(4)与外设进行数据交换的控制与联络信号线。 (5)与CPU用中断方式传送数据的相关中断控制电路。 典型的可编程并行接口及其与CPU和外设的连接示意 图如图14.6所示。
(12) 1Y4
(9) (7)
2A1
2A2 2A3 2A4
(5)
(3)
（b）引脚图


由图14.2可见，74LS244有8个输入端，分为两路—— 1A1～1A4和2A1～2A4； 有8个输出端，也分为两路——1Y1～1Y4和2Y1～2Y4。 两路数据传送分别由两个控制信号 1G 和 2G 控制： 当 1G有效( 为低电平 ) 时，1Y1～ 1Y4的电平与1A1～ 1A4 的电平相同，即输出反映输入的逻辑电平； 同样，当 2G 有效时， 2Y1 ～ 2Y4 的电平与 2A1 ～ 2A4 的 电平相同。而当 1G( 或 2G) 无效 ( 为高电平 ) 时，输出 1A1～1A4(或2A1～2A4) 为高阻态。
2. 数据总线收发器74LS245的应用
图14.5给出了用74LS245实现的总线接口中数据总线收 发器电路配置图。 对于像 80386DX 这样的 32 位微机系统，其外部数据总 线为32位，所以需4块74LS245这样的电路来实现双向 总线驱动。 图14.5中，74LS245的DIR输入是由总线信号DT/R来控 制，而G是由DEN控制。DT/R和 ＤＥＮ是系统中总线控制逻辑的输出信号。

并行通信往往适用于信息传输率要求较高，而传输距 离较短的场合。
在本章，我们重点介绍并行通信及其所要求的并行接 口电路，研究它们的组成、功能及典型的并行接口芯 片的工作原理及使用方法。


首先介绍几种简单的(不可编程) 并行输入输出接口电 路，然后着重介绍可编程并行接口电路8255A及其典 型应用。

图14.5 数据总线收发器的应用
____ DEN
__
DT/R
D0~D31
微处理器数据总线
D24~D31
_ G 74LS245
DIR
系统数据总线
DB24~DB31
D16~D23
_ G 74LS245
DIR
DB16~DB23
D8~D15
_ G 74LS245
DIR
DB8~DB15
D0~D7
_ G 74LS245

14.3.2 可编程并行接口的数据输入输出过程 将以8255A为例进行讨论。
14.4 可编程并行通信接口8255A
14.4.1 8255A的性能概要



Intel 8255A 是一个为 Intel 8080 和 8085 微机系统设计 的通用可编程并行接口芯片，也可应用于其他微机系 统之中。 8255A采用40脚双列直插封装，单一+5V电源，全部输 入输出与TTL电平兼容。 用8255A连接外部设备时，通常不需要再附加其他电 路，给使用带来很大方便。

图14.2 74LS244缓冲器
___ (1) 1G (2) 1A1 1A2 (4) (18) 1Y1 (16) 1Y2 (14) 1Y3 1A1 1A2 1A3 1A4 2Y1 2Y2 2Y3 2Y4 1Y1 1Y2 1Y3 1Y4 2Y1 2Y2 2Y3 2Y4 1G 2G
1A3 (6)
1A4 (8) 2A1 (11) (13) 2A2 (15) 2A3 2A4 (17) ___ (19) 2G (a) 逻辑电路
(13) B6
(12) B7 (11) B8
(1) DIR
（a）逻辑电路
(19) _ G
（b）引脚图

由图 14.3 可见， 74LS245 有 16 个双向传输的数据端，即 A1 ～ A8 和 B1 ～ B8 ；另有两个控制端，即允许端 G 和方向 控制端 DIR 。 G 用于允许该收发器的操作， DIR 用于控制 数据传送的方向(A→B或B→A)。 由图14.3(a) 可见，若G信号无效(为高电平)，则无论DIR 为何种电平，下面两个“与门”的输出均为低电平，从而 使两个方向上的三态门的输出均为高阻态，收发器处于 “隔开”状态，即两个方向上的数据传送均不能进行。



74LS244缓冲器主要用于存储器地址驱动器、单向总线接 收器和发送器等。例如，可将其8个输入端的某几位接地， 其余接+5V，即可提供特定的8位二进制代码，如为某设 备接口提供8位中断类型码。
14.2.3 数据总线收发器74LS245

74LS245 是 一 种 三 态 输 出 的 8 位 双 向 总 线 收 发 器 (transceiver)，其逻辑电路图和引脚图如图14.3所示。


8255A 有三个输入输出端口： 端口A、端口B、端口C。 每个端口都可通过编程设定为输入端口或输出端口， 但有各自不同的方式和特点。 端口C可作为一个独立的端口使用，但通常是配合端口 A和端口B的工作，为这两个端口的输入输出提供控制 联络信号。
14.4.2 8255A芯片引脚分配及引脚信号说明


若G信号有效(为低电平)，则可在某一个方向上进行数 据传送，到底在哪个方向上进行传送，则由方向控制 端DIR的逻辑电平来决定。
74LS245的真值表如表14-2所示。 74LS245通常用于数据的双向传送、缓冲与驱动。 与 74LS245 功能类似的双向总线收发器电路还有 Intel 8286/8287等。
wenku.baidu.com

74LS373 是十分常用的锁存器电路，主要用来在总线 传输电路中锁存地址信息或数据信息，并实现总线信 号的缓冲与驱动。 与 74LS373 锁 存 器 功 能 类 似 的 芯 片 还 有 Intel 8282/8283等 。
14.2.2 缓冲器74LS244

74LS244 是一种三态输出的 8 位缓冲器/驱动器电路, 其逻辑电路图和引脚图如图14.2所示。

8255A芯片引脚分配如图14.7所示。
8255A芯片的40条引脚，大致可分为三类： (1) 电源与地线共2条： Vcc、GND。 (2) 与外设相连的共24条： PA7～PA0： 端口A数据信号。 PB7～PB0： 端口B数据信号。 PC7～PC0： 端口C数据信号。
第 14 章 并行通信及其接口电路
本章主要内容
1.简单并行接口电路； 2.可编程并行接口电路8255A的结构及工作原理； 3. 8255A的应用。
14.1 概述




在计算机和数据通信系统中，有两种基本的数据传送 方式，即串行数据传送方式和并行数据传送方式，也 称串行通信和并行通信。 数据在单条一位宽的传输线上按时间先后一位一位地 进行传送，称为串行传送； 数据在多位宽的传输线上各位同时进行传送，称为并 行传送。 和串行传送相比，在同样的时钟速率下，并行传送的 数据传输率较高。
(5) 2Q (6) (9) (12)
3D
4D 5D
(7) (8) (13)
3Q
4Q 5Q
5D
6D 7D 8D G OE
6D (14)
7D (17) 8D (18)
(15) 6Q (16) 7Q (19) 8Q
8Q
G (11) (选通）
(1)
（a）逻辑电路
OE
（b）引脚图




由图14.1可见，该电路由8个D锁存器构成(图中仅画一 个，其余与此相同)，有8个输入端1D～8D，8个输出 端1Q～8Q，两个控制端： 选通端G和输出允许端OE。 当选通端G为高电平时，则D锁存器的输出跟随相应输 入数据端的逻辑电平； 当G变为低电平时，则D锁存器中的当前内容被锁存。 只有当输出允许信号OE有效(为低电平) 时，锁存器中 的信息才出现在输出端1Q～8Q上；如果OE为高电平， 则输出处于高阻态。




图14.4 74LS373用于地址信号锁存
ALE 地址总线 A2~A31
A24~A31 经锁存的地址总线
G
74LS373 __ OE
AL24~AL31
G A16~A23
74LS373 __ OE
AL16~AL23
G
A8~A15
74LS373 __ OE
AL8~AL15
G
A2~A7
74LS373 __ OE
DIR
DB0~DB7


数据总线收发器的一个主要功能是对数据总线信号进 行缓冲与驱动，缓冲能力的大小取决于该电路在其输 出端能够吸收多少电流。 74LS245 的 IOL( 输出低电平负载电流 ) 额定值为 64mA ， 而 80386DX 数据总线最多仅能吸收 4mA 电流。所以， 通过增设数据总线收发器电路可以极大地增强总线的 驱动能力。
14.2.1 锁存器74LS373


74LS373是一种8位D锁存器电路(D-Latch)，具有三 态控制输出，其逻辑电路及引脚图如图14.1所示。 图中小括号内的数字编号为芯片的引脚号。
图14.1 74LS373锁存器
1D (3) D G 2D (4) Q
(2)
1Q 1D 2D 3D 4D 1Q 2Q 3Q 4Q 5Q 6Q 7Q