数字集成电路知识点整理学习资料

Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论1、数字IC芯片制造步骤设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）制版：根据版图制作加工用的光刻版制造：划片：将圆片切割成一个一个的管芯（划片槽）封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连测试：测试芯片的工作情况2、数字IC的设计方法分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的）NRE (Non-Recurrent Engineering) 成本设计时间和投入，掩膜生产，样品生产一次性成本Recurrent 成本工艺制造（silicon processing），封装（packaging），测试（test）正比于产量一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数功耗：emmmm自己算4、EDA设计流程IP设计系统设计（SystemC）模块设计（verilog）综合版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)：可以相互转化.db（不可读）.lib（可读）加了功耗信息.sdb .slib第二章器件基础1、保护IC的输入器件以抗静电荷（ESD保护）2、长沟道器件电压和电流的关系：3、短沟道器件电压和电流关系速度饱和：当沿着沟道的电场达到临界值ξC时，载流子的速度由于散射效应（载流子之间的碰撞）而趋于饱和。

ξC取决于掺杂浓度和外加的垂直电场强度器件在V DS达到V GS --V T 之前就已经进入饱和状态，所以与相应的长沟道器件相比，短沟道器件饱和区范围更大反面整理P63 3.3.2 静态状态下的MOS晶体管相关参数以及公式（尤其是速度饱和）4、MOS管二阶效应阈值变化：随着器件尺寸的缩小，阈值电压变成与L、W、V DS有关短沟效应（漏端感应势垒降低（DIBL））：电压控制耗尽区宽度，V DS提高将会导致势垒降低，甚至过高的V DS将会导致源漏短路，称为源漏穿流窄沟效应：沟道耗尽区并不立即在晶体管边沿终止，而是会向绝缘场氧下面延伸一些，栅电压必须维持这一额外的耗尽电荷才能建立一条导电沟道，在W值较小时将会引起阈值电压升高亚阈值导通：在V GS接近甚至略小于V T时，I D仍然存在热载流子效应：原因：小尺寸器件中的强电场引起高能热电子与晶格碰撞产生电子空穴对，引起衬底电流；电子在强总校电厂的作用下穿过栅氧，引起栅电流。

影响：改变阈值电压、使器件参数变差，特性不稳，电路失效；衬底电流引起噪声以及动态节点漏电。

处理方法：LDD（lightly doped drain）:在源漏区与沟道间加一段电阻率较高的轻掺杂区。

可以减小热载流子效应，增大源漏端耐压范围，但是轻掺杂区会导致器件跨导减小，漏源电流减小闩锁效应：寄生双极型晶体管互相提供基极电流，正反馈至短路第三章互连线1、MOS IC的三层互连线上层金属互连线中层的多晶硅连线下层的扩散区连线2、互连线模型：集总RC模型（Elmore延时）集总RC 模型（考虑导线电阻）：导线分段，每段导线的导线电阻集总成一个电阻R，电容集总成一个电容C第四章反相器1、再生性：再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个具备再生性的条件：过渡区增益绝对值大于一2、扇出系数：输出端连接同类门的最多个数扇入系数：单个逻辑门能够承受的数字信号输入最大量3、静态CMOS反相器的特点：1、输出高电平和低电平分别为VDD和GND。

信号电压摆幅等于电源电压，噪声容限很大；2、采用无比逻辑，逻辑电平与器件尺寸无关，晶体管可以采用最小尺寸，且翻转时不会因为尺寸设计原因出现错误，稳定性高3、输出阻抗小，稳态时在输出和VDD或GND之间总存在一条具有有限电阻的通路，对噪声和干扰不敏感4、输入阻抗高，不消耗直流输入电流，理论上可以驱动无限多个门5、不考虑泄露功耗的情况下，没有静态功耗（CMOS取代NMOS的原因）4、CMOS反相器静态特性开关阈值：定义为V M=V out的点，在这一区域由于V GS=V DS，上管下管都是饱和的（长沟短沟分为速度饱和和普通饱和），使通过两个晶体管的电流相等即可得到V M的解析表达式，推导过程见书上P134，反面自己推导一遍。

噪声容限[V IL，V IH]：根据定义，是反相器增益为-1时的输入，但是太难算了，就用了线性近似，推导过程见书上P136，反面自己推导一遍。

5、CMOS反相器动态特性电容：巴拉巴拉巴拉巴拉一堆公式反正感觉没啥用传播延时：在输入和输出反转的50%之间的时间，正比于这个电路的下拉电阻和负载电容所形成的时间常数传播延时性能优化设计：减小负载电容（自身扩散电容，连线电容，扇出电容）加大晶体管尺寸优点：增加了驱动能力（增大充放电电流，降低导通电阻）缺点：扩散电容增大，从而使负载电容增大栅电容增加，使前一级的扇出电容增加提高电源电压缺点：V DD增加到一定程度，对延时的优化效果不明显功耗增加出于可靠性烤炉，V DD具有严格的上限反相器链的性能优化：要求每一级的尺寸时与其相邻前后两个反相器尺寸的几何平均数（Cg为输入的栅电容）这一段一定要回头看书看PPT啊5、反相器功耗分析（感觉好像都会，回头扫一眼就成，还有能连延时积啥的）动态功耗：对负载电容充电和放电造成的功耗短路功耗：开关过程中电源和地之间顺吉纳的直流通路造成的功耗静态功耗：稳定输出高电平或低电平时的直流功耗，漏电流造成第六章CMOS组合逻辑门的设计1、静态CMOS组合逻辑电路在每一时间（除切换期间）每个门的输出总是通过低阻连至VDD 或GND。

稳态时，门的输出值总是由电路所实现的布尔函数决定。

它不同于动态电路：动态电路把信号值暂时存放在高阻抗电路节点电容上。

合2、静态电路类型：互补CMOS有比逻辑（伪NMOS和DCVSL）传输晶体管逻辑（Pass-Transistor Logic）3、互补CMOS经验规则：晶体管看作是由其栅端信号控制的开关。

PDN用NMOS器件，PUN用PMOS器件（否则会有阈值损失）实现N输入的逻辑门需要晶体管数目为2N。

4、互补CMOS静态特性：高噪声容限没有静态功耗直流电压传输特性和噪声容限与数据输入模式有关5、互补CMOS传播延时（我觉得这里可以考一道速度快慢的定性分析）e.g.6、互补CMOS尺寸设计：为了使NAND网的下拉延时与最小尺寸的反相器相同，在PDN串联网络中的NMOS器件必须设计成两倍宽（同样功能晶体管电容减半），以使NAND下拉网络的等效电阻与反相器相同而PMOS器件可以维持不变。

7、互补CMOS大扇入时的设计技巧：调整（加大）晶体管尺寸（减小电阻但增大了电容，还会给前级加大负载，只有当CL>>Cint 才能用）逐级加大晶体管尺寸，使影响最大的晶体管电容最小（但可能会使版图设计复杂，晶体管间距不得不加大，导致内部电容增加）重新安排输入（定义：外层输入：接近电源或地的输入，内层输入：接近输出端的输入，最迟到达的输入信号应当作为内层输入（放在接近输出端处）以避免多次延时）重组逻辑结构：延时与扇入的平方关系使得输入太多时反转变得极慢，可以将多输入转化为多级插入缓冲器隔离扇入与扇出（减小电容减小时间常数）8、组合逻辑链的性能优化首先我们明确一个概念：驱动能力（带负载能力）就是输出电阻，越小越强反相器延时：一般逻辑门的延时：p-（归一化）本征延时：本征延时与门的类型有关，但它与门的尺寸（晶体管宽度的加倍）无关g-逻辑努力（logical effort）：对于给定的负载，一个门的输入电容和与它具有相同输出电流的反相器的输入电容的比。

逻辑努力与门的类型有关，但它与门的尺寸（晶体管宽度的加倍）无关f-等效扇出（fanout）：又称为“电气努力”，对于反相器，有尺寸计算：并联不变，串联乘以串联的次数。

g=（P网输入管平均尺寸+N网输入管平均尺寸）/3（输入电容之比）努力与延时及尺寸关系的具体计算见书对组合逻辑链性能优化的小结①逻辑努力的概念可以用来快速比较各种电路结构的延时特性。

例如：在互补CMOS结构中，NANF门比NOR门好。

②逻辑链中当各级的努力延时（h）相同并且接近等于4时，整个逻辑链路径的延时最快。

采用“较少”级数（逻辑门的数目较少）时，逻辑链未必最快；采用“大尺寸”逻辑门时，逻辑链未必最快，却会增加面积和功耗。

③逻辑链的路径总延时对于级数偏高“最优级数”的敏感程度不大。

使每级的努力延时稍大于4可减少面积与功耗，但速度减慢不多。

但当每级的努力延时大于6~8时，速度会明显变慢。

④当单个逻辑门的输入数目增多时，它的逻辑努力也增大，一般限制单个逻辑门的输入数目为4个。

当输入数超过4时，一般需要把这个复杂门分解成多级的简单门9、互补CMOS的功耗优化逻辑门的翻转受拓扑结构和信号时序的影响翻转概率毛刺引起虚假翻转降低光开关活动性的方法逻辑重组输入排序（推迟具有较高翻转率的信号）减少资源的分时复用均衡信号路径减少毛刺10、有比逻辑目的：减少互补CMOS中的器件数方法：不用PDN和PUN组合，而用NMOS的PDN实现逻辑功能，用简单负载器件实现上拉缺点：降低了稳定性、增加功耗11、有比逻辑（伪NMOS）特点：晶体管数目N + 1个输出高电平VOH = VDD输出低电平VOL 不为0，降低了噪声容限，增加静态功耗负载器件相对于下拉器件的尺寸比，会影响噪声容限、传播延时、功耗等，甚至是逻辑功能设计伪NMOS，要折中考虑：1）减少静态功耗，负载PMOS管要小2）得到较大的NML，VOL要低=> (W/L)n / (W/L)p大，负载PMOS管要小3）减小tpLH，负载PMOS管要大4）1），2）和3）矛盾，速度快的门消耗更多的静态功耗，且会减小噪声容限。

用伪NMOS设计大扇入的复合门具有吸引力的原因：N+1个晶体管，面积小，寄生电容小对前级负载小，每个输入只接到一个晶体管输出低电平时有静态功耗，适合大多数情况下输出为高电平的情况，如存储器的地址译码电路14、有比逻辑（DCVSL——差分串联电压开关逻辑）输入具有互补形式同时产生互补输出，消除了反相信号所需要额外反相器输出节点电容小(和伪NMOS相同)反馈机制保证了能够关断不需要的负载器件消除静态功耗(增加了转换功耗)下拉网络PDN1和PDN2互补，实现逻辑功能的互补有比逻辑，全摆幅（GND和VDD）额外面积开销(有两个下拉网络)布线复杂，动态功耗高15、传输管逻辑需要的器件数少：N个晶体管没有静态功耗，无比逻辑互补的数据输入输出属于静态逻辑设计具有模块化的特点NMOS传输高电平有阈值损失，导致驱动能力下降，且由于充电过程中栅源电压一直降低充电速度会比较慢。