数字集成电路知识点整理学习资料

Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统

第一章引论

1、数字IC芯片制造步骤

设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）

制版：根据版图制作加工用的光刻版

制造：划片：将圆片切割成一个一个的管芯（划片槽）

封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连

测试：测试芯片的工作情况

2、数字IC的设计方法

分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证

SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式

3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的）

NRE (Non-Recurrent Engineering) 成本

设计时间和投入，掩膜生产，样品生产

一次性成本

Recurrent 成本

工艺制造（silicon processing），封装（packaging），测试（test）

正比于产量

一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数

功耗：emmmm自己算

4、EDA设计流程

IP设计系统设计（SystemC）模块设计（verilog）

综合

版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)：

可以相互转化

.db（不可读）.lib（可读）

加了功耗信息

.sdb .slib

第二章器件基础

1、保护IC的输入器件以抗静电荷（ESD保护）

2、长沟道器件电压和电流的关系：

3、短沟道器件电压和电流关系

速度饱和：当沿着沟道的电场达到临界值ξC时，载流子的速度由于散射效应（载流子之间的碰撞）而趋于饱和。

ξC取决于掺杂浓度和外加的垂直电场强度

器件在V DS达到V GS --V T 之前就已经进入饱和状态，所以与相应的长沟道器件相比，短沟道器件饱和区范围更大

反面整理P63 3.3.2 静态状态下的MOS晶体管相关参数以及公式（尤其是速度饱和）

4、MOS管二阶效应

阈值变化：随着器件尺寸的缩小，阈值电压变成与L、W、V DS有关

短沟效应（漏端感应势垒降低（DIBL））：电压控制耗尽区宽度，V DS提高将会导致势垒降低，甚至过高的V DS将会导致源漏短路，称为源漏穿流

窄沟效应：沟道耗尽区并不立即在晶体管边沿终止，而是会向绝缘场氧下面延伸一些，栅电压必须维持这一额外的耗尽电荷才能建立一条导电沟道，在W值较小时将会引起阈值电压升高

亚阈值导通：在V GS接近甚至略小于V T时，I D仍然存在

热载流子效应：

原因：小尺寸器件中的强电场引起高能热电子与晶格碰撞产生电子空穴对，引起衬底电流；电子在强总校电厂的作用下穿过栅氧，引起栅电流。

影响：改变阈值电压、使器件参数变差，特性不稳，电路失效；衬底电流引起噪声以及动态节点漏电。

处理方法：LDD（lightly doped drain）:在源漏区与沟道间加一段电阻率较高的轻掺杂区。可以减小热载流子效应，增大源漏端耐压范围，但是轻掺杂区会导致器件跨导减小，漏源电流减小

闩锁效应：寄生双极型晶体管互相提供基极电流，正反馈至短路

第三章互连线

1、MOS IC的三层互连线

上层金属互连线

中层的多晶硅连线

下层的扩散区连线

2、互连线模型：集总RC模型（Elmore延时）

集总RC 模型（考虑导线电阻）：导线分段，每段导线的导线电阻集总成一个电阻R，电容集总成一个电容C

第四章反相器

1、再生性：再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个

具备再生性的条件：过渡区增益绝对值大于一

2、扇出系数：输出端连接同类门的最多个数

扇入系数：单个逻辑门能够承受的数字信号输入最大量

3、静态CMOS反相器的特点：

1、输出高电平和低电平分别为VDD和GND。信号电压摆幅等于电源电压，噪声容限很

大；

2、采用无比逻辑，逻辑电平与器件尺寸无关，晶体管可以采用最小尺寸，且翻转时不

会因为尺寸设计原因出现错误，稳定性高

3、输出阻抗小，稳态时在输出和VDD或GND之间总存在一条具有有限电阻的通路，

对噪声和干扰不敏感

4、输入阻抗高，不消耗直流输入电流，理论上可以驱动无限多个门

5、不考虑泄露功耗的情况下，没有静态功耗（CMOS取代NMOS的原因）

4、CMOS反相器静态特性

开关阈值：定义为V M=V out的点，在这一区域由于V GS=V DS，上管下管都是饱和的（长沟短沟分为速度饱和和普通饱和），使通过两个晶体管的电流相等即可得到V M的解析表达式，推导过程见书上P134，反面自己推导一遍。

噪声容限[V IL，V IH]：根据定义，是反相器增益为-1时的输入，但是太难算了，就用了线性近似，推导过程见书上P136，反面自己推导一遍。

5、CMOS反相器动态特性

电容：巴拉巴拉巴拉巴拉一堆公式反正感觉没啥用

传播延时：在输入和输出反转的50%之间的时间，正比于这个电路的下拉电阻和负载电容所形成的时间常数

传播延时性能优化设计：

减小负载电容（自身扩散电容，连线电容，扇出电容）

加大晶体管尺寸

优点：增加了驱动能力（增大充放电电流，降低导通电阻）

缺点：扩散电容增大，从而使负载电容增大

栅电容增加，使前一级的扇出电容增加

提高电源电压

缺点：V DD增加到一定程度，对延时的优化效果不明显