IEEE754标准的32位低功耗浮点乘法器设计

邮电大学

毕业设计（论文）

题目：32位低功耗浮点乘法器设计

学院：电子工程学院

专业：集成电路设计与集成设计

班级：电路1303

学生：白进宝

学号：05136073

导师：邢立冬职称：高级工程师

起止时间：2017年3月6日至2017年6月11日

毕业设计（论文）声明书

本人所提交的毕业论文《32位低功耗浮点乘法器设计》是本人在指导教师指导下独立研究、写作的成果，论文中所引用他人的文献、数据、图件、资料均已明确标注；对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式注明并表示感。

本人完全理解《邮电大学本科毕业设计（论文）管理办法》的各项规定并自愿遵守。

本人深知本声明书的法律责任，违规后果由本人承担。

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日期：年月日

邮电大学本科毕业设计（论文）开题报告

邮电大学毕业设计(论文)成绩评定表

摘要

乘法器是高性能数字信号处理芯片的关键部件，也是实时、高速数字信号处理器的核心。乘法单元具有面积大、延时长、结构复杂的特点，如何设计出高速、低功耗、结构简单的乘法单元是近些年来的一大难题。

本文比较各种乘法器设计的算法与结构，分析它们的面积、速度与功耗。最终找出最优的设计方案，完成32位浮点乘法器的电路设计。

本文首先介绍IEEE-754浮点数标准和浮点操作，对IEEE-754浮点运算标准的浮点表示格式、精度、围、规格化进行分析，并对决定乘法器性能的实现算法与实现结构进行深入研究。其中实现浮点乘法的重点是实现整数的乘法。其主要实现途径有移位相加结构和华莱士树型结构。移位相加乘法结构简单，但是延时较长；华莱士树型乘法延时较短，但是结构比较复杂。为了进一步提高运算速度，将乘法器改为流水线结构，达到时间上的并行。最后应用低功耗设计方法对电路进行优化设计以降低系统功耗。

关键词：IEEE-754；乘法器；移位相加；华莱士树；流水线；低功耗

ABSTRACT

Multiplier is the key component of high performance digital signal processing chip, and also the core of real-time and high-speed digital signal processor. The multiplication unit has the characteristics of large area, long delay and complex structure. How to design a multiplication unit with high speed, low power consumption and simple structure is a difficult problem in recent years.

In this paper, the algorithms and structures of various multipliers are compared, and their area, speed and power consumption are analyzed. Finally, the optimal design scheme is found, and the circuit design of 32 bit floating point multiplier is completed.

This paper first introduces the IEEE-754 floating point standard and floating point operations on floating-point IEEE-754 floating-point standard expression analysis format, accuracy, scope, standard, and implementation of the decision performance of multiplier algorithm in-depth research and implementation of structure. Among them, the key point of floating point multiplication is to achieve the multiplication of integers. The main implementation methods include shift adding structure and Wallace tree structure. The shift addition and multiplication structure is simple, but the time delay is long; the Wallace tree type multiplication delay is shorter, but the structure is complex. In order to further improve the speed of operation, the multiplier is changed into pipelined structure to achieve parallel time. Finally, the low power design method is applied to optimize the circuit to reduce system power consumption.

Key words: IEEE-754；Multiplier；Shift addition；Wallace tree；Assembly line；

low power consumption