Verilog HDL 选 多路选择器

用verilog hdl设计多路选择器是很容易的，下面是带使能控制信号en的数据位宽可由用户定义的（这里默认8位）多路选择器程序。

moudle Szl_8(addr,a,b,c,d,e,f,g,h,en)

input[2:0]addr;

input[width-1:0]a,b,c,d,e,f,g,h;

input en;

output[width-1:0]Mout;

reg[width-1:0]Mout;

parameter width=8;

always@(adder or a or b or c or d or e or f or g or h or en)

begin

if(!en)//en低电平使多路选择器工作

case(addr)

3'b000:Mout=a;

3'b001:Mout=b;

3'b010:Mout=c;

3'b011:Mout=d;

3'b100:Mout=e;

3'b101:Mout=f;

3'b110:Mout=g;

3'b111:Mout=h;

endcase

else//en高电平关闭多路选择器

Mout=0;

end

Endmoudle