第五章 触发器

Q*
0 1 1 1 0 0 1* 1*
0 1 1 1 0 0 1 0
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具有多输入端的主从JK触发器
电路结构
逻辑符号
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例5.4.2
在CLK=1期间,如果输入波 形未发生变化,则可用CLK 下降沿到达时输入的状态来 确定触发器的次态.
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二,脉冲触发方式的动作特点 分两步动作:①在CLK=1期间,主触发器接收输入 端(S,R或J,K)的信号,被置成相应的状态,而 从触发器维持初态;②CLK下降沿到来时,从触发 器按照主触发器的状态翻转.所以输出状态的改变 发生在CLK的下降沿. 因为主触发器本身是一个电平触发SR触发器,所有 在CLK=1的全部时间里输入信号都对主触发器起控 制作用.
0 0 1 1 1 1
D Q Q*
X X 0 0 1 1 0 1 0 1 0 1 0 1 0 0 1 1
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当CLK=1时,TG1导通,TG2截 止,Q=D. 在CLK=1的全部时间里Q端的 状态始终跟随D端的状态而改 变. 在CLK回到0以后, TG2导通,
CLK
提高可靠性,要求每个CLK 周期输出状态只能改变1次
下降沿有效
主从触发器
延迟输出,即CLK回到低 电平后输出状态才改变
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1. 主从SR触发器
表示CLK高电平有效 的脉冲触发特性
CLK S R Q Q *
X X 0 0 1 1 0 0 1 1 X X 0 0 0 1 0 0 0 1 1 0 1 1 1 0 1 1
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一,电路结构与工作原理
时钟 信号
SR锁存器
输入控制 电路
电平触发SR触发器(同步SR触发器)
CLK时钟信号未到,即CLK=0时,G3,G4门被封锁,无论S,R 端加什么信号它们输出全是1,触发器保持原来状态不变. 在CLK=1时,R,S才起作用.
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0 0 1 1 1 1
D Q Q*
X X 0 0 1 1 0 1 0 1 0 1 0 1 0 0 1 1
TG1截止. 由于G1输入电容的存储效应, 短时间内G1输入端仍然保持为 TG1截止前瞬间的状态,且此 时G1,G2和TG2形成了状态自 锁的闭合回路,故Q和Q'的状 态被保存下来.
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特性表
下降沿触发
CLK S R Q Q*
CLK X
J K Q Q* X 0 0 1 1 0 0 1 1 X X 0 0 0 1 0 0 0 1 1 0 1 1 1 0 1 1
Q*
X
X 0 0 1 1 0 0 1 1
X X 0 0 0 1 0 0 0 1 1 0 1 1 1 0 1 1
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当J=K=1时,①若Q=0,则CLK=1时主触发器置1,待CLK=0以 后从触发器也随之置1,即Q*=1; ②若Q=1,则CLK=1时主触 发器置0,待CLK=0以后从触发器也随之置0,即Q*=0. 因此,无论Q=0还是Q=1,触发器的次态可统一表示为Q*=Q'. 即当J=K=1时,CLK下降沿到达后触发器将翻转为与初态相反 的状态.
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为了以后分析方便,规定:触发器在接收信号 之前所处的状态称为原态/初态,用Q表示;触 发器在接收信号之后建立的新的稳定状态,叫 做次态/新态,用Q*表示. 显然,触发器的次态 Q*是由输入信号和原态 Q的取值情况所决定.
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根据工作原理得到真值表
当SD=1,RD=0时,Q=1,Q'=0.当SD=1 信号消失以后(即SD回到0),电路保 持1状态. 当SD=0,RD=1时,Q=0,Q'=1.当RD=1 信号消失以后,电路保持0状态. 当SD=0,RD=0时,电路维持原来的状态 不变. 当SD=RD=1时,Q=Q'=0.当SD和RD同时 消失后无法判断锁存器将回到1状态还 是0状态. 因此,正常工作下应遵循SDRD=0的约束 条件.
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触发器的特点 具有两个能自行保持的稳定状态,用来表示逻辑状 态的0和1,或二进制的0和1. 在触发信号的操作下,根据不同的输入信号可以置 成0或1状态. 触发器的分类 按触发信号的触发方式(电平,脉冲,边沿) 按触发器逻辑功能(SR, JK, D, T)
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5.2 SR锁存器
一,电路结构与工作原理
不需要触发信号的触发
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工作原理 两个或非门接成反馈,引出输入端用来置0和1. 定义 Q=1,Q'=0为1状态,Q=0,Q' =l为0状 态.SD称为置位端或置1输入端,RD称为复位端或 置0输入端.
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S D RD Q Q *
0 0 0 0 1 1 0 0
0 0 1 1 1 1 1 1 0 0①
次态
0 1 0 0 0 0①
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0 1 0 1 1 1 1 1
初态
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用与非门组成的SR锁存器
′ ′ S D RD Q Q *
1 1
1 1
0 0 1 1 1 1 0 1
0 1
1 0 0 0 Q=Q'=1状态,而且当S'D和R'D同时 1 0 1 0 回到高电平以后锁存器的状态难 0 0 0 1① 以确定.因此,正常工作下也应
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带异步置位,复位端的电平触发SR触发器
异步置位 (置1)端
异步复位 (置0)端
异步置位端S'D和异步复位端R'D 可以不受CLK的限 制,完成置0和置1功能.在时钟信号控制下正常工 作时S'D=R'D=1.
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二,电平触发方式的动作特点 在CLK =1的全部时间里S和 R的变化,都将引起触发器 输出端状态的变化. 如果CLK =1期间内输入信号多次发生变化,则触发器 的状态也会发生多次翻转,这降低了电路的抗干扰能 力. 存在空翻问题.所谓"空翻"是指在同一时钟信号作用 期间,引起触发器发生两次以至多次翻转的现象.
Qn
0 1 1 1 0 0 1* 1*
当CLK=1时,"主"按S,R翻转,"从"保持. 态翻转.
在CLK 下降沿到达时,"主"保持,"从"根据"主"的状 因此,在每个CLK周期里触发器输出的状态只可能改变一次.
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从电平触发到脉冲触发的这一演变,克服了CLK=1期间触发器 输出状态可能发生多次翻转的问题. 由于主触发器本身是电平触发SR触发器,所以在CLK=1 期间 Qm和Q'm的状态仍然会随S,R状态的变化而多次改变. 输入信号仍需遵守SR=0的约束条件.
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例5.4.3
在CLK=1期间,如果输入波形 发生变化,则不能根据下降沿 时的输入信号来确定输出状 态,而必须考虑整个CLK=1期 间主触发器状态的变化过程才 能确定从触发器的次态.
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三,使用主从结构触发器注意事项 在CLK=1期间,如果输入波形未发生变化,则可 用CLK下降沿到达时输入的状态来确定触发器的 次态. 在CLK=1期间,如果输入波形发生变化,则不能 根据下降沿时的输入信号来确定输出状态,而必 须考虑整个CLK=1期间主触发器状态的变化过程 才能确定从触发器的次态.
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三,使用主从结构触发器注意事项
在CLK=1期间主从SR触发器的主触发器状态会随S,R 状态的多次改变而发生多次翻转.
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三,使用主从结构触发器注意事项
在CLK=1期间主从JK触发器的主触发器只有可能翻转 一次,一旦翻转了就不会翻回原来的状态. Q=0时,只允许J=1的信号进入主触发器;Q=1时, 只允许K=1的信号进入主触发器.
当CLK=0时, CLK1=1, CLK2=0, 则FF1 的输出Q1=D, FF2的输出Q2保持原 来的状态不变. 当CLK由0跳变至1时,CLK1=0, CLK2=1,则 Q1保持为CLK 上升沿到达前瞬间输入端D的状态, Q2 =Q1. 因此,输出端Q被置成了与CLK上升沿到达前瞬时D端相同的 状态,而与以前和以后D端的状态无关.
由于S'D=R'D=0时出现非定义的
0 1
遵循SDRD=0的约束条件.
0 0
1
ห้องสมุดไป่ตู้
1①
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二,动作特点
在全部作用时间里,输入都能直接改变输出的状态. 因此,也将SD(S'D)称为直接置位端,将RD(R'D)称为直 接复位端,并且将这个电路称为直接置位,复位锁存 器(Set-Reset Latch)
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例5.3.1
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D触发器
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电平触发D触发器 (D型锁存器)的特性表
CLK
若D=1, 则CLK=1时 Q=1.CLK回到0以后触 发器保持1状态不变. 若D=0, 则CLK=1时 Q=0.CLK回到0以后触 发器保持0状态不变.
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第五章
触发器
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5.1 概述
在数字系统中,不但要对数字信号进行算术运算和逻 辑运算,而且需要将数据和运算结果等信息保存起 来,这就需要具有记忆功能的逻辑单元. 能够存储1位二进制数字信号的基本单元电路叫做触 发器. 触发器是构成各种复杂数字系统的基本逻辑单元.
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因为在CLK=1期间,输出状态始终跟随输入状态变化,输 出与输入的状态保持相同,所以又将这个电路称为"透明的 D型锁存器"(Transparent D Latch).
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例5.3.2
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5.4 脉冲触发的触发器
一,电路结构与工作原理
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利用CMOS传输门的边沿触发器
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CLK S R Q Q *
0 X 0 X
电平触发SR触发器(同步SR触发器)
X X 0 0 0 0 1 1 1 1
0 1 0 1 0 1 0 1 0 1
0 1 0 1 1 1 0 0 1* 1*
1 1 1 1 1 1 1 1
0 0 1 1 0 0 1 1
当CLK=1时, 电平触发SR触发器的 特性表与SR锁存器的特性表一样. 电平触发SR触发器的输入信号同样 应当遵守SR=0的约束条件.否则当 S,R同时由1变为0,或者S=R=1时 CLK回到0,触发器的次态无法确 知.
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若J=1,K=0,则CLK=1时主触发器置1(原来是0则置成1,原来 是1则保持1),待CLK=0以后从触发器也随之置1,即Q*=1. 若J=0,K=1,则CLK=1时主触发器置0,待CLK=0以后从触发器 也随之置0,即Q*=0. 若J=K=0,则由于门G7,G8被封锁,触发器维持原状态不变,即 Q*=Q .
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例5.4.1
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例
Qm Q'm
阴影部分表示 不定状态
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例
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2. 主从JK触发器
为使用方便,希望即使出现S = R = 1的情况,Q * 也是确定的.
由主从RS触发器增加 两条反馈线构成.
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5.5 边沿触发的触发器
为了提高可靠性,增强抗干扰能力,希望触发 器的次态仅取决于CLK的下降沿(或上升沿)到 来时的输入信号状态,与在此前,后输入的状 态没有关系.
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一,电路结构和工作原理 1.用两个电平触发D触发器组成的边沿触发器
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例5.2.1
① ①
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5.3 电平触发的触发器
在一个较复杂的数字系统中,当采用多个触发器时, 往往要求各个触发器的翻转在时间上同步,因此需引 入一个公用的同步信号,使这些触发器只有在同步信 号到达时才按输入信号改变输出状态.通常称此同步 信号为时钟信号,用CLK表示.