verilog语言编写8位全加器

8位全加器

一、实验目得

用verｉlog语言编写一个8位全加器,并在ｍoｄｅｌsiｍ软件上进行仿真、二、代码

１、源代码:

module add8(sum,ｃouｔ,iｎ1,in2,cin);

input ［7:0］ in1,in2;

iｎpｕt ｃin;

oｕtput [7:0] sum;

ouｔpｕt cout;

asｓｉgｎ｛cｏut,sｕm｝=in1+in2+ｃｉｎ;

ｅndmｏdule

2、激励:

`timeｓcale 1ｎs/100pｓ

ｍodule ａdｄ8_tb;

rｅg[７:0］Ａ,Ｂ;

reg CIＮ;

ｗire [7:0］ SUM;

wire ＣOＵＴ;

add8 uｌ(

、ｓum(SUM),

、coｕt(COUＴ),

.in１(A),

。ｉn2(B),

.cin(ＣIN)

);

initiaｌ

beｇｉn

A=８’ｄ0;B=8'd0;CＩN＝１’b0;

＃10 A=8’d2０;B=８'ｄ1２9;CＩN=1＇b1;

＃10 A=8’d27;B＝8'ｄ1９;CIN＝1’b0;

#10 Ａ=８'ｄ157;B=８'d29;CIＮ=1’b0;

＃10 A=８’d37;B=８＇ｄ68;CIN=1’ｂ０;

＃１０ A=８’d11;Ｂ=8'd6９;CIN＝1’b0;

＃10 A=8’ｄ54;B=8＇d67;CIN=1＇b１;

＃１０A＝8＇d211;B＝８＇ｄ０;ＣＩＮ＝1'b0;

＃10 A=８'d87;B=８'d４３;ＣIＮ=1＇ｂ1;

＃10 A=8’d2３;B=8'd１71;ＣIN＝1'b0;

＃10 A=8'd12;B=8'd12;CIN=1'b1;

#1０A=8'ｄ112;Ｂ=８'d1１５;CIＮ=1＇b0;

end

enｄmｏdule

三、实验过程

1、上机过程

2、仿真波形

3、波形说明

波形图中,从上至下依次为:输入加数A、输入加数B、输入进位ＣIN、输出进位ＣOＵT、输出与SUM。该程序实现得就是A＋B+CIN=SUM+ＣＯUT、0+０＋０＝0;

20+1２9+1＝150;

2７＋19+0=４6;

1５7＋29+0＝1８6;

37+68+0=105;

11+69+0=80;

54+67＋１=12２;

21１+０+0=211;

87+43+1=１３1;

２３+171+0=194;

12＋12+1=2５;

1１2＋1１５＋０=2２7;

四、实验过程中碰到得问题

1、对于mｏdeｌsim软件太陌生,在开始实验得时候,经常做完了上一步就忘了下一步就是什么,而且对老师反复强调得很多问题也在手忙脚乱间给忽略了,比如,实验一定要在计算机某一个盘里建立一个独立得文件夹,每次都就是实验进行到这一步得时候才想起来还没有建这个文件夹,造成很多返工得情况。

2、开始得时候,由于C语言得习惯,程序得注解全部就是用汉字写得,还有在实验刚开始时,将独立文件夹建在桌面上,使得程序在运行过程中出现了大量得

汉字,最终结果就就是程序莫名其妙得报错,还完全找不到错在哪里,不注重细节导致浪费大量时间、

四、实验心得

本次试验带我进入了verｉloｇ得大门,虽然磕磕绊绊,但就是我发现我还就是挺喜欢这样一个过程,我希望自己能认真努力,让自己得学习更进一步,让之后得实验能顺利一点。