数字集成电路设计 第3章 器件1

四、VT 的影响因素 1、当考虑衬底接负偏压时 Vs=|-2VF+VSB|= |2VF+VBS|
因为当衬底接负偏压时，会使得发生强 反型时的Vs增加，这要求要有更大的VT 才能满足这一效果。所以，衬底接的负 偏压越多，VT 增加

0.9 0.85 0.8 0.75 0.7 0.65 0.6 0.55 0.5 0.45 0.4 -2.5 -2 -1.5 VBS (V) -1 -0.5 0
Qi ( x) Cox [VGS V ( x) VT ]
根据电流是载流子的漂移速度和所存在电荷的积，可得：
I D n ( x)Qi ( x)W
又因为：
dV n un ( x) un dx
I D dx unCoxW (VGS V VT )dV



在沟道的全长L上积分得到晶体管的电压-电 流关系： ID = k’n W/L [(VGS – VT)VDS – VDS2/2] k’n = nCox = nox/tox 当VDS的值较小时，公式中的平方项可以忽 略，于是我们可以看到ID和VDS 之间的线性 关系，此时工作的区域称为电阻区或线性 区，表现出来的特点是它在源区和漏区之 间表现为一条连续的导电沟道。
Transistor in Linear Mode
Assuming VGS > VT
VGS
S
G D n+
- V(x) +
VDS
ID
n+
x
B The current is a linear function of both VGS and VDS

在沿沟道的X处，电压为V(x)，在X点处栅至沟 道的电压等于VGS –V(x),并假设这一电压沿整 个沟道都超过VT ，那么在X处所感应出的每单 位面积的沟道电荷可表示为：


QB=-(4εsi qNAVF)1/2 功函数表示的是一个为费米能级的能量 的电子从金属或半导体内部逸出到真空 中所需要的最小能量。 VT=VFB+VS-QB/Cox VT =VFB+VS+ (4εsi qNAVF)1/2 /Cox
VT = VT0 + (|-2F + VSB| - |-2F|)
3.5工艺尺寸缩小
VT0(V) NMOS PMOS 0.43 -0.4
γ (V0.5) 0.4 -0.4
VDSAT(V) 0.63 -1
K’(A/V2) .06 -0.1
晶体管的电流公式
先分析长沟道器件>0.25um 电阻工作区（线性区） 当VGS > VT ，此时会在栅氧层下面的薄反型层 中产生电子，从而形成电子流，即沟道，当在 源和漏之间加上一个小电压VDS ，电子便会移动 形成电流，方向从D到S。
MOS晶体管的动态特性
VDD
Vin CL
Vout
动态特性



一个MOSFET管的动态响应只取决于它充 （放）电这个器件的本征寄生电容和由 互连线及互载引起的额外电容所需要的 时间。 晶体管的本征电容有三个来源：基本的 MOS结构电容；沟道电容；结电容。 结构电容是线性的，而另外两个是非线 性的并且随所加电压而变化。
0.5
-0.5 -1 -0.75 -0.5 -0.25 0 0.25 0.5 0.75 1
VD (V)
3.2 MOS晶体管
MOS最重要的优点是：它作为一个开关有良好的性能以及 它引起的寄生效应很小，并且具有高的集成密度和相对简 单的制造工艺。 晶体管是一个有栅、源、漏和体四个端口的器件。由于体 端口一般都连到一个直流电源端，NMOS管为接地端GND， 而对PMOS为Vdd,所以常在电路图中不去显示它。因此如果 第4个端口（体端口）未显示，则假设它连到了一个合适的 电源端上。
二、发生强反型时VS与VF的关系 若考虑在表面层中经典统计仍能适用的情 况，则在电势为V的某一x点处，电子和空 穴的浓度分别为： n=n0eqv/kT, P=p0eqv/kT,(n0,p0分别表示半导体体内的热 平衡上时电子和空穴的浓度）



在表面处ns=n0eqvs/kT,又因为n0p0=ni2 所以ns=(ni2/p0) eqvs/kT 又由定义表面处电子的浓度等于体内空穴 的浓度，可得ns=p0 所以p02=ni2eqvs/kT,两边开方得： p0=nieqvs/2kT 由公式p0=nieqvF/kT 得出：Vs=2VF
第三章 器件
数字电路中最基本的砖头就是MOS晶体管、 寄生二极管和互连线。
本章关注的内容就是： 用公式去分析MOS器件 并考虑工艺偏差所带来的影响。
3.1 二极管简介
重要性：二极管在数字电路中出现的很少，但： 每个MOS管都内含有一定数量的反向偏置二极管，直接影 响着器件的行为。
特别是由这些寄生元件形成的与电压有关的电容，对 MOS数字逻辑门的开关特性中起着重要的作用。
随着饱和程度的增加总的栅电容逐渐变小
不同工作区域MOS管沟道电容的平均分布情况
工作区域 CGCB 截止区
CoxWL 0
CGCS
0
CGCD
CGC
CoxWL
CG
CoxWL+2CoW
电阻区
饱和区
0
0
CoxWL/2
CoxWL/2 CoxWL
CoxWL+2CoW
(2/3)CoxWL 0
(2/3)CoxWL CoxWL+2CoW
（3）EF ~掺杂（T一定，则NC也一定） T一定，ND越大，EF越靠近EC（低温： ND > NC
ND < NC 时, ND |ln ND -ln2 NC | ） |ln ND -ln2 NC| 时 , ND (ln ND -ln2 NC) 中温：由于T的升高， NC增加，使ND < NC ， ND
表明栅电容的这三部分是非线性的并随工作电压而改变
MOS管的栅（总）电容（栅沟道电容+栅覆盖电容）
结电容


它是由反向偏置的源-体和漏-体之间的pn结引 起的。因此当反向偏置提高时结电容会减小。 它也称为扩散电容。 源区pn结是由两部分组成的。
底板pn结和 侧壁pn结
器件电容模型
MOS晶体管的寄生电阻—源漏电 阻
2、平带电压
VFB
QSS ms COX

理想情况下qvm=qvs ,差距为0，
ms Vm Vs 0
，
| ms | 越小越好
选择的功函数差越小，则VT越小，最后达到理想情况，而多晶硅的 功函数与半导体的功函数相差不大，所以在实用中为了降低VT，常采用 多晶硅代替金属。 界面电荷Qss总是正的，它主要由界面态、固定电荷、可动离子和电离陷阱 等组成，在实际中应尽量减少界面态电荷密度。
二极管还可用来保护IC的输入器件以抗静电荷。

ID = IS(e
VD/ T
– 1)
+
VD
T为热电势， T =KT/q=26mv
-
二极管电流最重要的特性就是它 与所加偏置电压之间存在指数关系
2.5
1.5
在一个正确工作的MOS数字集成电路中 所有的二极管都是反向偏置的，并且它们 应当在所有情况下都保持在这一状态。


有两种方法可以解决： 现代工艺中非常普遍的方法是用低电阻 材料（如钛或钨）覆盖在漏区和源区。 这一工艺称为硅化物工艺，它能有效的 使薄层电阻减小到1-4欧姆每方块的范围。 另一种方法是使晶体管比所要求的再宽 些。
3.3.3实际的MOS晶体管—一些二阶效应
1、阈值变化（漏端感应源端势垒降低） 2、热载流子效应

一个CMOS电路的性能可能进一步受另一组 寄生元件的影响，如与源和漏相串联的电阻 等。
RS , D
LS , D W
R口 RC
RC是接触电阻，R口 是漏-源扩散区每方块 的薄层电阻，它的范围是20-100欧姆每方块， 材料的方块电阻是一个常数，它与方块的尺寸 无关。
串联电阻会使器件的性能变差，因为对于一个给定的控制电压 它减少了漏极电流。因此保持它的值尽可能的小是电路工程师 的一重要的设计目标。

3、Cox=εox/tox tox减小，Cox增大， VT减小，但栅氧太薄 又会容易引起击穿。
4、衬底杂质浓度NA ， VF=(KT/q)ln(NA/ni) NA增大 ， VT减小。

结论：

在选择功函数差比较低的基础上，适当 降低衬底杂质浓度，减小栅氧厚度，适 当调整SiO2 中的电荷量，一般可获得较 低的阈值电压VT


三、VT(发生强反型时的VG） 此时的VG可分为三部分：（1）用来抵消金属 与半导体的功函数差以及界面电贺的影响所需 要的栅压，即平带电压VFB；（2）产生强反型 时所需要的表面势Vs=2VF;(3)强反型条件下表 面层电荷QB在绝缘层上产生的附加电压 VT=VFB+VS-QB/Cox Cox为栅氧的单位面积电容， Cox =εox/tox Tox 为栅氧厚度




2、当VG继续增大，表面处能带进一步向下弯 曲，使得表面处Ei比EF还小，所以Ei-EF<0,由公 式EF=Ei+KTln(NA/ND)可知，表面处P型发生了 反型，由多子空穴变成了多子电子，并且当表 面处电子的浓度与体内空穴的浓度相等时，我 们把此刻定义为强反型。 并且把发生强反型时的栅压VG称为阈值电压VT
VT = VT0 + (|-2F + VSB| - |-2F|)
VT0 是VSB = 0 时的阈值电压，并且主要与制造工艺 有关。 F = -Tln(NA/ni) is the Fermi potential (T = kT/q = 26mV at 300K is the thermal voltage; NA is the acceptor ion concentration; ni 1.5x1010 cm-3 at 300K is the intrinsic carrier concentration in pure silicon) = (2qsiNA)/Cox is the body-effect coefficient (impact of changes in VSB) (si=1.053x10-10F/m is the permittivity of silicon; Cox = ox/tox is the gate oxide capacitance with =3.5x10-11F/m)
MOS结构电容（栅覆盖电容）

它是栅电容的一部分,现实中,源和漏都往往 会在氧化层下延展一个数量xd,也称为横向 扩散.
Xd 是由工艺决定的。
CGSO CGDO Cox xdW CoW
栅覆盖电容是线性的并具有固定的值。
沟道电容—栅至沟道的电容

沟道电容CGC的大小及它在CGCS、CGCD和CGCB （分别为栅至源、栅至漏和栅至体的电容）这 三部分之间的划分取决于工作区域和端口电压。
工作机理：先假定S、D之间电压差为0，当 在栅上逐渐加一正电压VG时，金属、绝缘 体、半导体三者实际上就如同一电容结构。 因此，在金属和半导体的两个对表面上会 感应出电荷，电量相等，极性相反，但有 因为金属的自由电子密度极高，所以在金 属便帽感应出的电荷会分布在一个原子层 的范围之内。


而半导体的分布电荷密度小，在一个原 子层内分布的电荷有限，所以为了分布 与金属表面等量的电荷，会在半导体表 面分布一定厚度的电荷，从而形成一个 有电荷的区域，这个区域我们称为空间 电荷区。 此时，半导体表面的电势称为表面势Vs。
T一定，NA越大，EF越靠近EV。

1、当VG从0开始增大，金属接正极，则落在半导体的 表面势VS>0,表面处的能带就要向下弯曲。
由能带图可知，表面处的Ei-EF差值变小,由P型半导体 EF=Ei-KTln(NA/ND)可知， Ei-EF变小，使得NA变小，所 以P型半导体表面处空穴浓度表小，并且要小于体内的 空穴浓度。 这就相当于表面处多子空穴耗尽，这一过程称为多子 的耗尽
3、CMOS闩锁效应
1、阈值变化（漏端感应源端势垒降低）
2、热载流子效应
3、CMOS闩锁效应
MOS工艺中会包含许多内在的双极型管，它们在CMOS工 艺中特别会引起麻烦，因为同时存在的阱和衬底会形成寄生 的n-p-n-p结构。这些类似于闸流管的器件一旦激发会导致 VDD和VSS线短路，从而破坏芯片。
阈值电压VT


一、结构及工作机理：以N管为例，在P 型衬底上对称掺杂两块高浓度的施主杂 质N+区域，并通过金属电极外接电压， 高的一端称为漏，低的一端称为源，并 在源漏两端之间生成一层极薄的SiO2绝 缘层（称为栅氧），也通过金属电极外 接电压，这一极称为栅。 当然，一般情况下衬底接地。