异或门集成电路设计
用小规模集成电路设计组合逻辑电路(设计性实验)
用小规模集成电路设计组合逻辑电路(设计性实验)集成电路是由数千甚至数百万个晶体管、二极管和其他电子元件组成的微小电路。
它将多个电子元件集成在一起，以实现特定功能。
在本设计性实验中，我们将介绍如何使用小规模集成电路设计组合逻辑电路。
组合逻辑电路是一种电路，它的输出状态仅取决于它的输入状态，而不受之前的输入或时序的影响。
组合逻辑电路通常由逻辑门（例如，与门、或门、异或门）和电缆线（用于连接逻辑门）组成。
下面，我们将介绍如何使用逻辑门和小规模集成电路设计组合逻辑电路。
设计过程：第一步：确定逻辑元件首先，我们需要确定要使用的逻辑元件。
在这个例子中，我们将使用 AND、OR 和XOR 逻辑门。
AND 门接受两个输入，并仅在两个输入都为“1”时产生“1”输出。
OR 门也接受两个输入，并且在任意输入为“1”时产生“1”输出。
XOR 门也有两个输入，但仅在两个输入中仅有一个为“1”时才会产生“1”输出。
第二步：确定电路连接接下来，我们需要确定电路连接。
在本例中，我们将连接两个 AND 门，一个 OR 门和一个 XOR 门。
第一个 AND 门将接受 A 和 B 作为输入，第二个 AND 门将接受 B 和 C 作为输入。
OR 门将接受两个 AND 门的输出作为输入。
最终输出将由 XOR 门和一个反向器产生。
XOR 门的输入将是 A 和 C，反向器将接受XOR 门的输出。
第三步：选择小规模集成电路接下来，我们需要选择适当的小规模集成电路。
我们将选择 SN7404 和 SN7432 集成电路。
SN7404 具有六个反向器，SN7432 具有四个 OR 门。
第四步：构建电路现在，我们可以开始构建电路了。
我们将首先构建两个 AND 门，使用一个 SN7408 集成电路进行。
例如，我们使用以下逻辑电路构建第一个 AND 门：```A\AND1-------Y1/B```如果 A 和 B 都为“1”，则 Y1 为“1”。
我们将构建第二个 AND 门，以相同的方式使用 SN7408 集成电路。
集成电路设计中的算法优化与实践
集成电路设计中的算法优化与实践随着信息技术的不断进步，我们的世界正变得越来越数字化。
而在这个数字化的时代，集成电路（Integrated Circuit, IC）已经成为我们日常生活中必不可少的一部分，尤其是在高科技的领域中。
集成电路主要是由数百万个微小的晶体管组成，构成了电子设备中各种复杂的电路，如计算机芯片、微波电路、数字信号处理器等等。
与此同时，为了更好地发挥集成电路的性能，各种算法也开始登场。
那么，本文将介绍集成电路设计中的算法优化与实践。
一、背景知识在介绍算法优化的基础上，我们需要了解一些背景知识。
现代的计算机由计算器（ALU）、寄存器、控制器等组成，这些单元都是由大量的逻辑门和基本单元组成的。
其中，逻辑门可以实现并、或、非等逻辑运算。
一般而言，逻辑门可以通过门电路（Gate）实现。
集成电路的设计方法主要有两种：可编程逻辑设计（Programmable Logic Design, PLD）和标准单元库设计（Standard Cell Design）。
可编程逻辑设计中使用的主要是通用门阵列（Generic Array Logic, GAL）和可编程逻辑器件（Programmable Logic Device, PLD）。
标准单元库设计采用的是一系列的标准单元，其中包括与门、或门、异或门等。
在工业中，集成电路设计通常采用硬件说明语言，如VHDL、Verilog等，进行模块化设计。
模块化设计使设计过程更容易，同时更快、更简单、更透明、更改基础方式和接口适合硬件设备。
在设计时，通常会进行的任务包括主系统的分解、模块的定义、模块之间的界面和通信协议定义和I/O 状态机的设计。
二、算法优化在集成电路的设计过程中，算法优化是必不可少的一步。
目前，主要的算法优化方法包括：Simulated Annealing Algorithm（模拟退火算法）、Genetic Algorithm（遗传算法）、Particle Swarm Optimization（粒子群算法）等。
《微电子与集成电路设计导论》第五章 集成电路基础
图5.2.10 与非门电路
图5.2.11-5.2.14 电路图
图5.2.15 与非门输出响应
当A、B取不同组合的 逻辑电平时，与非门 电路的输出响应如图 5.2.15所示。
2. 或非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
图5.2.16 或非门电路
图5.2.17-5.2.20 A=0，B=0时的电路图
性能指标：除增益和速度外，功耗、电源电压、线性度、噪声和最大 电压摆幅等也是放大器的重要指标。此外，放大器的输入输出阻抗将 决定其应如何与前级和后级电路进行相互配合。在实际中，这些参数 几乎都会相互牵制，一般称为“八边形法则”，茹右下图所示。
➢ 增益：输出量Xout与输入量Xin的比值
➢ 带宽：指放大器的小信号带宽。
特性参数相同，当电压翻转上升时，漏极电流
ID
Kn
W L
Vin
VTN
2
0
I
Imax
即一周期的平均电流
Imean
1 6
Kn
W L
1 VDD
VDD VTN
3
Tclk
综上，短路功耗最终为
Psc VDDImean
CMOS逻辑门电路
1.与非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
许的临界电平和理想逻辑电平之间的范围为 CMOS电路的直流噪声容限，定义为
VNH VOH VIH
VNL VIL VOL
图5.2.6 极限输出电平定义的噪声容限
（2）极限输出电平定义的噪声容限 根据实际工作确定所允许的最低的输出
高电平VOHmin，它所对应的输入电平定义为 关门电平VOFF；给定允许的最高的输出低电 平VOLmax，它所对应的输入电平定义为开门 电平VON。开门电平和关门电平与CMOS电 路的理想输入逻辑电平之间的范围就是 CMOS电路的噪声容限。如左图所示是反相 器的噪声容限 输入高电平噪声容限：
集成电路课程设计报告三输入异或门电路
4.3a
Select Edge to ActC nt
1.000
4.4a
Select Mi nimum Width
2.000
4.4c
Select to Select Spac ing
2.000
异或门的应用范围广，在实际应用中可以用来实现奇偶发生器或模2加法器，
还可以用作加法器、异或密码、异或校检、异或门倍频器、可控反相器等等。虽
然异或不是开关代数的基本运算之一，但是在实际运用中我们依然会相当普遍地 使用到分立的异或门。因此，我们为了熟练了解、掌握异或门这一基本逻辑电路， 对异或门电路进行了这次课程设计。
2.1
Active Mi nimum Width
3.000
2.2
Active to Active Spac ing
3.000
2.3a
Source/Drain Active to Well Edge
5.000
2.3b
Source/Drain Active to Well Space
5.000
2.4a
WellCo ntact(Active) to Well Edge
异或门（英语:Exclusive-OR gate，简称XOF^ate,又称EOF^ate、ExOF^ate）是数字逻辑中实现逻辑异或的逻辑门。有多个输入端、1个输出端，多输入异或
门可由2输入异或门构成。
三输入异或门在数字集成逻辑电路中主要用来实现逻辑异或的功能。对于三 输入异或门来说，若输入为偶数（此处包括0）个高电平1,则输出为低电平0； 否则输出为高电平1。
异或门的逻辑表达式：
进一步可得到一位比较器的真值表：
A
B
2、3、4输入或非门版图设计
《集成电路工艺与版图设计》课堂作业班级：电子科学与技术01班姓名：曾海学号：201031722、3、4输入异或门版图设计如下：一、二输入异或门：（1）原理图：<2>L-edit中进行设计的如下二输入或非门版图<3>提取后在T-SPICE中进行参数及输入输出设置如下:VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0)VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<4>在W-EDIT中得到仿真波形图：二、三输入或非门<1>三输入异或门版图<3>参数及输入输出设置VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0) VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<3>仿真图三、四输入或非门<1>版图设计<2>参数及输入输设置Vdd Vdd GND 5VA A GND BIT ({1001} pw=20N lt=10N ht=10N o n=5 off=0)VB B GND BIT ({1010} pw=20N lt=10N ht=10N o n=5 off=0)VC C GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0)VD D GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0).tran 20N 100N.print tran v(OUT) v(A) v(B) v(C) v(D)<3>仿真图4、版图设计总结（1）本次设计中，由仿真图可以看出，仿真波形不是标准的方波图形，而是有相应的误差，可能是由于版图的设计中，布线或器件的放置不合理导致的。
集成电路-二输入异或门的前仿设计
集成电路课程设计——二输入异或门的前仿设计姓名：胡国勤学号：07063211专业：电子科学与技术指导老师：蔡志民二〇一〇年十二月二十五日二输入异或门的前仿设计一、实验目的1、了解异或门的逻辑单元。
2、二输入异或门电路原理图输入方法。
3、二输入异或门的前仿设计。
二、实验原理1、异或门逻辑单元异或门逻辑功能：F=A⊕B 。
异或门逻辑符号如图1所示：图1 异或门逻辑符号异或门真值表如表一所示：表一异或门真值表A B F0 0 00 1 11 0 11 1 02、异或门功能实现当输入A与B不同时，输出F为1；当输入A与B相同时，输出F为0。
三、实验内容1、建立库文件点击运行程序，弹出运行程序窗口如图2所示。
图2 运行程序然后在运行程序窗口键入icfb后点击运行就会出现CIW（Command Interpreter Window），即命令解释窗如图3所示。
图3 CIW窗口CIW窗口是Cadence软件的控制窗口，是主要的用户界面。
从CIW窗口可以调用许多工具并完成许多任务。
CIW窗口主要包括以下几个部分：①Window Title（窗口标题栏）：显示使用软件的名称及Log文件目录。
②Menu Banner（菜单栏）：显示命令菜单以便使用设计工具。
③Outbut Area（输出区）：显示电路图设计软件时的信息，可以调整CIW 使这个区域显示更多信息。
④Input Line（输入行）：原来输入命令。
⑤Mouse Bindings Line ：显示捆绑在鼠标左中右3键的快捷键。
⑥Prompt Line ：标识号来自当前命令的信息。
2、创建库与视图单元点击CIW窗口的File-new-library,由此可创建库，用来存放单元视图的文件夹。
将库文件的路径设置在cadence目录下，Name栏输入库文件名001（库文件名可定义），右侧Technology File栏中选择Don’t need a techfile，由于现在只是输入原理图，因此可以不需要工艺文件，点击窗口OK，如图4所示。
cmos异或门课程设计
cmos异或门课程设计一、教学目标本课程旨在让学生掌握CMOS异或门的基本原理和应用，培养他们运用数字逻辑设计简单电路的能力。
具体目标如下：1.知识目标：–了解CMOS异或门的结构和工作原理；–掌握CMOS异或门的真值表和逻辑功能；–掌握CMOS异或门的符号表示方法。
2.技能目标：–能够运用CMOS异或门设计简单的数字电路；–能够分析CMOS异或门电路的性能；–能够对CMOS异或门电路进行仿真和测试。
3.情感态度价值观目标：–培养学生的科学精神和创新意识；–培养学生的团队合作能力和沟通表达能力；–培养学生的社会责任感，使他们在数字电路设计中能够考虑环保、节能等因素。
二、教学内容本课程的教学内容主要包括以下几个部分：1.CMOS异或门的基本原理：介绍CMOS异或门的结构、工作原理和真值表；2.CMOS异或门的逻辑功能：讲解CMOS异或门的逻辑功能及其应用；3.CMOS异或门的符号表示：介绍CMOS异或门的符号表示方法及其在电路图中的应用；4.CMOS异或门的设计与分析：教授如何运用CMOS异或门设计简单的数字电路，并分析电路的性能；5.CMOS异或门的仿真与测试：讲解如何使用仿真工具对CMOS异或门电路进行仿真和测试。
三、教学方法为了提高学生的学习兴趣和主动性，本课程将采用多种教学方法，如：1.讲授法：讲解基本原理、概念和符号表示；2.案例分析法：分析实际应用案例，使学生更好地理解CMOS异或门的运用；3.实验法：学生进行实验，培养他们动手能力和实际操作技能；4.讨论法：鼓励学生积极参与课堂讨论，提高他们的思考能力和团队协作能力。
四、教学资源为了支持教学内容和教学方法的实施，丰富学生的学习体验，我们将准备以下教学资源：1.教材：选用权威、实用的教材，如《数字逻辑与计算机设计》等；2.参考书：提供相关领域的参考书籍，如《CMOS集成电路设计》等；3.多媒体资料：制作课件、教学视频等多媒体资料，帮助学生更好地理解课程内容；4.实验设备：准备实验所需的仪器设备，如电路仿真器、实验板等。
(整理)异或门变同或门集成电路设计
课程设计同或门集成电路设计学生姓名：学院：专业班级：专业课程：指导教师：201 年月日-------------1 绪论1.1 设计背景随着微电子技术的快速发展，人们生活水平不断提高，使得科学技术已融入到社会生活中每一个方面。
而对于现代信息产业和信息社会的基础来讲，集成电路是改造和提升传统产业的核心技术。
随着全球信息化、网络化和知识经济浪潮的到来，集成电路产业的地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性产业。
Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。
版图(Layout)是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。
集成电路制造厂家根据版图来制造掩膜。
版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。
不同的工艺，有不同的设计规则。
设计者只有得到了厂家提供的规则以后，才能开始设计。
版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。
很多集成电路的设计软件都有设计版图的功能，L-Edit软件的的版图设计软件帮助设计者在图形方式下绘制版图。
1.2 Tanner 软件介绍Tanner Pro 的设计流程很简单。
将要设计的电路先以S-Edit编辑出电路图，再将该电路图输出成SPICE文件。
接着利用T-Spice将电路图模拟并输出成SPICE文件，如果模拟结果有错误，则回到S-Edit检查电路图，如果T-Spice 模拟结果无误，则以L-Edit进行布局图设计。
用L-Edit进行布局图设计后要以DRC功能做设计规则检查，若违反设计规则，再将布局图进行修改直到设计规则检查无误为止。
将验证过的布局图转化成SPICE文件，再利用T-Spice模拟，若有错误，再回到L-Edit修改布局图。
基于CMOS的非门异或门电路设计
盐城工学院2015~2016学年第1学期集成电路课程设计报告题目：《基于CMOS的非门异或门电路设计》*名：**学号：02班级：B电科121学院：信息工程学院*师：**目录摘要 (1)Abstract (1)1. 设计要求 (2)2. 设计原理 (2)3. 设计思路 (4)3.1 非门电路 (4)3.2 异或门电路 (5)3.3 时间计划 (6)4. 非门异或门电路设计 (7)4.1 原理图设计 (7)4.2 仿真分析 (8)5. 版图设计 (10)5.1 PMOS管版图设计 (10)5.2 NMOS管版图设计 (13)5.3非门异或门的版图设计 (14)5.4总版图DRC检查 (16)6. 心得体会 (18)7. 课程设计总结 (18)8. 参考文献 (19)附录： (21)1. 非门电路原理图 (21)2. 异或门电路原理图 (21)3. NMOS管版图 (22)4. PMOS管版图 (23)5. 非门电路版图 (23)6. 异或门电路版图 (24)摘要本文从设计到仿真以及后面的版图制作等主要用到了Multisim软件和L-Edit软件等。
设计的题目是基于CMOS的二输入异或门电路，电路设计的思路是使用一个二输入的或非门加一个与或非门来实现二输入异或门的功能，其中电路设计部分用的是Multisim软件，仿真部分主要做的是时序仿真，后面的版图制作用的是L-Edit软件，由于版图制作只使用了一个L-Edit软件，所以版图完成之后只做了一个基本的DRC检查。
关键词：CMOS门电路、或非门、与或非门、异或门AbstractIn this paper,from design to production simulation and the back of the map,mainly use the Multisim software and L-Edit software,etc.Design the topic is based on CMOS two exclusive-orgate,circuit design train of thought is to use a two input nor gate and an and-or-not gate torealize the input exclusive-or the function of the door,the circuit design part with Multisimsoftware,main do is timing simulation,simulation of the back of the map production usingL-Edit software,due to the map making only USES a L - Edit software,so the layout is compled only done a basic DRC check.Keywords:CMOS gate,NOR gate,AND-OR-NOT gate,Exclusive-OR gate1. 设计要求1、要求：用MOS器件设计非门异或门电路。
3．两种特殊的逻辑门电路_数字电路逻辑设计（第2版）_[共2页]
![3．两种特殊的逻辑门电路_数字电路逻辑设计（第2版）_[共2页]](https://img.taocdn.com/s3/m/3f6695fa2af90242a995e545.png)
68
图3.19 与或非门的逻辑符号和7451的引脚排列图
异或门只有两个输入端，常用的TTL异或门集成电路芯片有7486等。
图3.20（a）所示为异或门的逻辑符号，图3.20（b）所示为7486的引脚排列图。
图3.20 异或门的逻辑符号和7486的引脚排列图
3．两种特殊的逻辑门电路
一般TTL逻辑门的输出是不能并联使用的，即两个逻辑门的输出不能直接对接。
例如，假定将前面介绍的两个典型TTL与非门的输出端直接相连，则由于不论门电路处于导通状态还是截止状态，输出级都呈现低阻抗，因而会形成一个远远超过电路的正常工作电流的负载电流，该电流可能导致逻辑门损坏。
为此，实际应用中还有两种广泛使用的特殊逻辑门——集电极开路门（OC门）和三态门（TS门）。
（1）集电极开路门（OC门）
TTL系列产品中专门设计了一种输出端可以相互连接的特殊逻辑门，称为集电极开路门（Open Collector Gate，OC门）。
常用的TTL集电极开路门芯片有六反相器7405，四2输入与门7409，四2输入与非门7403，三3输入与非门7412，双4输入与非门7422，三3输入与门7415等。
图3.21（a）所示为2输入集电极开路与非门的逻辑符号，图3.21（b）所示为四2输入与非门7403的引脚排列图。
在数字系统中，使用集电极开路与非门可以很方便地实现线与逻辑、电平转换以及直接驱动发光二极管等。
或门电路
或门电路目前实际应用的门电路都是集成电路。
在集成电路设计过程中，将复杂的逻辑函数转换为具体的数字电路时，不管是手工设计还是EDA工具自动设计，通常要用到七种基本逻辑（与、或、非、与非、或非、同或、异或）的图形表示，在电路术语中这些逻辑操作符号被称作门，对应的具体电路就叫做门电路，包括某个基本逻辑或者多个基本逻辑组合的复杂逻辑。
比如实现取反功能的反相器，就叫做非门；实现“先与后反”功能的就是与非门，如下图所示。
与非门由两个N管和两个P管组成：P管并联，一端接电源；N管串联，一端接地。
根据CMOS结构互补的思想，每个N管都会和一个P管组成一对，它们的栅极连在一起，作为与非门的输入；输出则在“串-并”结构的中间。
当输入端A、B中只要有一个为0时，下面接地的通路断开，而上面接电源的通路导通，就输出高电平1；而只有A、B同时为1时，才会使接地的两个串联NMOS管都导通，从而输出低电平0。
而这正是与非门的逻辑：只有两个输入都为1时，输出为0；否则结果为1。
CMOS逻辑门电路CMOS逻辑门电路是在TTL电路问世之后，所开发出的第二种广泛应用的数字集成器件，从发展趋势来看，由于制造工艺的改进，CMOS电路的性能有可能超越TTL而成为占主导地位的逻辑器件。
CMOS电路的工作速度可与TTL相比较，而它的功耗和抗干扰能力则远优于TTL。
此外，几乎所有的超大规模存储器件，以及PLD器件都采用CMOS艺制造，且费用较低。
早期生产的CMOS门电路为4000系列，随后发展为4000B系列。
当前与TTL兼容的CMO 器件如74HCT系列等可与TTL器件交换使用。
下面首先讨论CMOS反相器，然后介绍其他CMO 逻辑门电路。
MOS管结构图MOS管主要参数：1.开启电压V T·开启电压（又称阈值电压）：使得源极S和漏极D之间开始形成导电沟道所需的栅极电压；·标准的N沟道MOS管，V T约为3～6V；·通过工艺上的改进，可以使MOS管的V T值降到2～3V。
cmos异或电路的设计与应用
一、CMOS异或电路的基本原理CMOS异或电路是指一种采用CMOS技术实现的异或逻辑门电路。
在数字电路中，异或门是一种常见的逻辑门，它的输出为两个输入信号中恰好有一个为高电平时才为高电平，否则为低电平。
CMOS技术是一种集成电路制造工艺，其特点是低功耗、高集成度和稳定性好，因此广泛应用于数字电路和逻辑门的设计中。
在CMOS异或电路中，通常采用nMOS和pMOS管子构成，nMOS 管子作为传输门使得当输入为低电平时，电路能够正常工作。
由于nMOS管子具有较小的开漏电阻和较大的电导，因此在CMOS异或电路中，nMOS管子经常被用来设计传输门。
而pMOS管子则通常用来实现逻辑门的输出驱动。
通过精心设计和布局nMOS和pMOS管子，可以实现高性能、低功耗的CMOS异或电路。
二、CMOS异或电路的设计方法在CMOS异或电路的设计中，首先需要明确电路的功能需求，包括输入输出信号的特性、工作电压和功耗限制等。
然后根据这些需求，确定电路的整体结构和原理图。
通常可以采用常用的逻辑门电路设计软件进行仿真和优化，以实现最佳的性能和功耗平衡。
在具体的nMOS和pMOS管子的选择和布局上，需要考虑到电路的输入输出特性、驱动能力和功耗等方面的权衡。
通常可以通过模拟电路仿真软件进行模拟和分析，以找到最佳的设计方案。
另外，对于CMOS异或电路的布线和布局也是非常重要的。
合理的布线和布局可以减小电路的传输延迟和功耗损耗，提高电路的可靠性和稳定性。
三、CMOS异或电路的应用领域CMOS异或电路广泛应用于数字逻辑电路和系统中。
由于其优秀的性能和低功耗特性，CMOS异或电路在计算机、通讯、嵌入式系统等领域得到了广泛的应用。
在计算机的CPU中，CMOS异或电路常常用于实现数据的异或运算，以实现逻辑运算、加密解密等功能。
在通讯系统中，CMOS异或电路常常被用于实现信号的处理和编码解码等功能。
另外，在嵌入式系统中，CMOS异或电路也常常被用于实现各种控制和逻辑功能。
集成电路课程设计报告三输入异或门电路
二、设计原理：
异或门（英语:Exclusive-OR gate，简称XOF^ate,又称EOF^ate、ExOF^ate）是数字逻辑中实现逻辑异或的逻辑门。有多个输入端、1个输出端，多输入异或
门可由2输入异或门构成。
三输入异或门在数字集成逻辑电路中主要用来实现逻辑异或的功能。对于三 输入异或门来说，若输入为偶数（此处包括0）个高电平1,则输出为低电平0； 否则输出为高电平1。
2.000
4.3a
Select Edge to ActC nt
1.000
4.4a
Select Mi nimum Width
2.000
4.4c
Select to Select Spac ing
2.000
2.1
Active Mi nimum Width
3.000
2.2
Active to Active Spac ing
3.000
2.3a
Source/Drain Active to Well Edge
5.000
2.3b
Source/Drain Active to Well Space
5.000
2.4a
WellCo ntact(Active) to Well Edge
异或门的逻辑表达式：
进一步可得到一位比较器的真值表：
A
B
C
Y
F
0
0
0
0
1
0
0
1
1
0
0
1
0
1
0
0
1
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0
1
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0
0
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0
1
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异或门实验报告
异或门实验报告异或门实验报告引言：异或门（XOR gate）是数字电路中常用的逻辑门之一，它的输出结果只有在输入信号中有且仅有一个为1时才为1，否则为0。
在本实验中，我们将通过构建异或门电路并进行实验验证其逻辑功能，以加深对异或门的理解。
实验目的：1. 理解异或门的逻辑功能和工作原理；2. 掌握构建异或门电路的方法；3. 验证异或门的逻辑功能。
实验装置：1. 集成电路：74LS86；2. 连接线；3. 电路板。
实验步骤：1. 将74LS86集成电路插入电路板的指定位置，并确保插入正确无误；2. 使用连接线将电路板上的引脚连接到外部电源和信号源；3. 使用数字信号发生器分别给异或门的两个输入端（A、B）提供电平信号；4. 使用示波器观察异或门的输出端（Y）的波形，并记录结果；5. 将输入信号的电平进行调整，并观察输出波形的变化。
实验结果：在实验中，我们通过改变输入信号的不同组合，观察了异或门的输出波形。
以下是我们得到的实验结果：1. 当输入信号A为低电平（0），输入信号B为高电平（1）时，输出信号Y为高电平（1）；2. 当输入信号A为高电平（1），输入信号B为低电平（0）时，输出信号Y为高电平（1）；3. 当输入信号A和B均为低电平（0）或均为高电平（1）时，输出信号Y为低电平（0）。
结论：通过实验结果的观察，我们可以得出以下结论：异或门的输出结果只有在输入信号中有且仅有一个为1时才为1，否则为0。
这种逻辑特性使得异或门在数字电路中具有重要的应用价值。
例如，在数据传输和编码中，异或门可以用于错误检测和纠正，提高数据传输的可靠性。
实验总结：通过本次实验，我们深入了解了异或门的逻辑功能和工作原理。
通过构建异或门电路并观察输出波形，我们验证了异或门的逻辑功能。
异或门作为数字电路中的重要组成部分，具有广泛的应用领域，对于提高数字电路的性能和可靠性具有重要意义。
在今后的学习和实践中，我们将进一步探索数字电路的原理和应用，不断拓展自己的知识和技能。
4用小规模集成电路进行组合逻辑电路设计
4用小规模集成电路进行组合逻辑电路设计小规模集成电路（Small Scale Integrated Circuits，SSI）是指集成电路芯片中的逻辑门数量相对较少的类型。
在组合逻辑电路设计中，SSI可用于实现各种逻辑功能，如逻辑门、多路选择器等。
首先，我们需要了解一些基本的逻辑门。
1. 与门（AND Gate）：该门有两个或多个输入端和一个输出端。
只有当所有输入都为高电平时，输出才为高电平。
2. 或门（OR Gate）：该门有两个或多个输入端和一个输出端。
只要有一个输入为高电平，输出就为高电平。
3. 非门（NOT Gate）：该门只有一个输入端和一个输出端。
输出和输入相反，即输入为高电平时，输出为低电平；输入为低电平时，输出为高电平。
4. 异或门（XOR Gate）：该门有两个输入端和一个输出端。
只有当输入相同时，输出为低电平；当输入不同时，输出为高电平。
利用以上逻辑门，我们可以进行组合逻辑电路设计。
以下是一个例子：设计一个2位全加器（Full Adder）。
全加器是一种组合逻辑电路，可用于将两个二进制数字相加。
它有两个输入A和B，分别代表两个二进制位，还有一个输入Cin，代表低位的进位。
输出有两位，S代表和的位，Cout代表进位。
我们可以使用AND门、OR门和XOR门来实现全加器。
以下是全加器的真值表：Cin ， A ， B ， S ， Cout:---:，:---:，:---:，:-:，:--:0，0，0，0，00，0，1，1，00，1，0，1，00，1，1，0，11，0，0，1，01，0，1，0，11，1，0，0，11，1，1，1，1根据真值表，我们可以得到全加器的逻辑表达式：S = A XOR B XOR Cin (第一个异或门)Cout = (A AND B) OR (Cin AND (A XOR B))然后，我们可以使用小规模集成电路实现该逻辑电路。
以74LS86为例，它是一个4个2输入异或门的小规模集成电路，每个异或门具有两个输入和一个输出。
集成逻辑门电路
中小规模集成电路芯片的型号以54或74开始，后加不同 系列缩写字母及数字表示，如54／74HC00。中间字母 表示不同系列，如HC系列。最后的数字表示不同逻辑功 能芯片的编号。型号开头的“74”或“54”是TI公司产 品的标志。54和74系列的区别是54系列适用的温度范 围更宽，测试和筛选标准更严格。其他方面（逻辑功能、 主要的电气参数、外形封装、引脚排列等）完全相同。
数字电子技术及应用
集成逻辑门电路
逻辑门电路：用来实现逻辑运算的电子电路统 称为逻辑门电路。 基本和常用门电路有与门、或门、非门（反相 器）、与非门、或非门、与或非门和异或门等。
逻辑门是构成所有数字电路的基本单元电路。
1.1 各种集成逻辑门电路系列简介
按照制造门电路所用晶体管（制造工艺）的不同，门 电路主要有MOS型、双极型和混合型三种类型。 MOS型主要有CMOS、NMOS和PMOS三种，双极 型主要有TTL和ECL，混合型主要有BiCMOS。
1.2 常用逻辑门
基本和常用门电路有与门、或门、非门（反相器）、与非门、或非 门、与或非门和异或门等。
图2.2.2 四2输入与非门74LS00
图2.2.1 四2输入与门74LS08
图2.2.3 四2输入或门74LS32
图2.2.4 四2输入或非门74LS02 图2.2.5 六反相器（非门）74LS04
1.3 其它形式的逻辑门 1. 集电极开路门（OC门）/漏极开路门（OD门）
TTL工艺：OC门（Open Collector Gate） CMOS工艺：OD门（Open Drain Gate）
Y A·B
(1) 输出并联使用，实现线与运算 (2) 需要在输出端与电源之间外接上拉电阻RL
Y Y1Y2 AB CD
异或门不同的电路实现及其特点
一、概述异或门是数字电路中常见的一种逻辑门，它具有独特的逻辑特性，可以实现一些特殊的功能。
在电子电路设计中，我们常常需要根据具体的应用场景选择不同的电路实现方式，以满足设计要求。
本文将介绍异或门的不同电路实现及其特点，帮助读者更好地理解和应用这一逻辑门。
二、传统电路实现1. 基于逻辑门的实现方式传统的异或门实现方式之一是基于多个基本逻辑门的组合。
通常采用与门、或门和非门的组合来实现异或门的功能。
这种实现方式逻辑清晰、结构简单，但比较占用电路空间，对于集成电路设计来说不够优化。
2. 基于传统电子元件的实现方式另一种传统的异或门实现方式是通过使用传统的电子元件，如晶体管、二极管等来构建电路。
这种实现方式相对复杂，对于电路设计师的技术要求较高，但在复杂电路设计中具有一定的优势。
三、集成电路实现1. 基于编程逻辑器件的实现方式随着集成电路技术的不断发展，现代电子电路设计中常采用编程逻辑器件（PLD）来实现异或门。
PLD具有可编程性和灵活性，设计师可以根据实际需求对其进行编程，实现异或门的功能。
这种实现方式相对灵活，适用于多种设计场景。
2. 基于专用异或门芯片的实现方式除了PLD，现代集成电路设计中还有专门的异或门芯片可供选择。
这些芯片经过优化设计，专门用于实现异或门的功能，性能稳定、结构简单、功耗低。
在特定的电路设计中，选择专门的异或门芯片能够提高设计的效率和可靠性。
四、特点比较1. 传统电路实现 vs 集成电路实现通过以上介绍我们可以看到，传统电路实现方式比较注重逻辑原理的实现，对于基本的逻辑门组合和传统电子元件的使用比较熟练。
而集成电路实现方式则更加灵活，适用于复杂的电路设计场景。
2. 编程逻辑器件 vs 专用异或门芯片在实现异或门功能时，设计师也需要根据具体的设计要求来选择编程逻辑器件或者专用异或门芯片。
编程逻辑器件相对灵活，适用于需要频繁修改逻辑功能的场景，而专用异或门芯片则更加稳定、效率更高。
三输入异或门版图设计
三输入CMOS异或门
版图设计
学院：
专业：集成电路
姓名：何 宝 华
学号： vbop25@ __
课程名称： VLSI 导论
日期：2011年 12月16日
1名称
三输入CMOS异或门版图设计
2目的
绘制三输入一输出CMOS异或门的版图设计，并对其进行DRC检测和T-Spice模拟仿真。
3设备和工具
PC计算机一台，Tanner软件。
4版图设计要求
（1）0.25u工艺
（2）3输入xor
（3）原理图
（4）原理图有spice仿真
（5）版图
（6）LVS
（7）有封皮
5 S-Edit电路图
电路图1
电路图2
6 T-Spice模拟
7 T-Spice仿真
8 真值表
0011
0101
10
9 验证结果
结合T-Spice仿真图和真值表，表明电路图设计是正确的。
10 L-Edit版图设计
11 DRC检测
12 LVS比较
13 结论
三输入一输出异或门版图设计是正确的。
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院课程设计异或门的设计学生姓名：学院：电气信息学院专业班级：专业课程：集成电路设计基础指导教师：年月日目录1 概述 (1)2 设计异或门目的、意义 (1)3 异或门的主要功能 (1)4 Tanner Tools 介绍 (2)5 系统方案设计 (3)6异或门电路图和版图设计及仿真 (4)6.1异或门CMOS电路图设计仿真 (4)6.2 异或门CMOS版图设计及仿真 (6)6.2.1 异或门CMOS版图设计 (6)6.2.2 异或门CMOS版图仿真 (9)6.3 LVS对比异或门 (10)7 调试结果与分析 (12)8 课程设计体会 (12)参考文献 (14)1概述集成电路，英文为Integrated Circuit，缩写为IC；顾名思义，就是把一定数量的常用电子元件，如电阻、电容、晶体管等，以及这些元件之间的连线制作在半导体衬底上，封装在一个管壳内，成为具有所需电路功能的微型结构。
其引出端就是该集成电路的输入、输出、电源和接地线等。
集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点，同时成本低，便于大规模生产。
因此，集成电路的应用十分广泛，已经渗透到工业、农业、国防等各个方面，大到天上的飞机，小到手中的手表，都有集成电路的身影。
2设计异或门目的、意义异或门（英语：Exclusive-OR gate，简称XOR gate，又称EOR gate、ExOR gate）是数字逻辑中实现逻辑异或的逻辑门。
有多个输入端、1个输出端，多输入异或门可由2输入异或门构成。
异或门的应用范围广，在实际应用中可以用来实现奇偶发生器或模2加法器，还可以用作加法器、异或密码、异或校检、异或门倍频器、可控反相器等等。
虽然异或不是开关代数的基本运算之一，但是在实际运用中我们依然会相当普遍地使用到分立的异或门。
因此，我们为了熟练了解、掌握异或门这一基本逻辑电路，对异或门电路进行了这次课程设计。
3异或门的主要功能异或门在数字集成逻辑电路中主要用来实现逻辑异或的功能。
对于二输入异或门来说，若两个输入的电平相异，则输出为高电平1；若两个输入的电平相同，则输出为低电平0。
亦即，如果两个输入不同，则异或门输出高电平。
异或门的逻辑表达式：4 Tanner Tools 介绍本次设计使用到的工具是Tanner Tools13。
Tanner Tools集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。
该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit 与LVS，从电路设计、分析模拟到电路布局一应俱全。
而其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。
各个组件的主要功能整理如表1所示。
表1 各个组件的主要功能L-Edit是Tanner Research软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。
L-Edit包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。
L-Edit丰富完善的功能为IC设计者和生产商提供了快速、易用、精确的设计平台。
Tanner Tools的设计流程大概是这样的：将要设计的电路先以S一Edit画出电路图，再将该电路图输出成SPICE文件。
接着利用T一Spice将电路图模拟并输出成SPICE文件，如果模拟结果有错误，则返回S-Edit检查电路图，如果T一Spice 模拟结果无误，则以L一Edit进行布局图设计。
用L-Edit进行布局图设计时要以DRC功能做设计规则检查，若违反设计规则，再将布局图进行修改直到设计规则检查无误为止。
将验证过的布局图转化成SPICE文件，利用T一Spice模拟，若有错误，再回到L一Edit修改布局图。
最后利用LVS将电路图输出的SPICE文件与布局图转化的SPICE文件进行对比，若对比结果不相等，则回去修正L一Edit或S一Edit的图。
直到验证无误后，将L一Edit设计好的布局图输出成GDSII文件类型，再交由工厂去制作半导体过程中需要的的光罩。
设计流程框图如图1所示。
图1 Tanner Tools的设计流程5系统方案设计异或门可由两个反相器加上一个传输门组成，但本次设计为了增加难度，先设计一个同或门，再添加器件变成异或门。
操作方法是先用两个反相器和一个传输门设计一个同或门，然后再在此同或门的输出端口加上一个反相器，由此变成异或门。
设计使用4个NMOS管和4个POMS管。
其电路图如图2所示。
图2 异或门电路图6异或门电路图和版图设计及仿真6.1异或门CMOS电路图设计仿真异或门CMOS电路图设计使用工具Tanner Tools中的S-Edit组件，组件自带元件库，型号比较全面。
设计所使用到的PMOS管和NMOS管都是从其元件库中调取的，PMOS管设置参数分别如图3所示。
图3PMOS管参数NMOS管设置参数分别如图4所示。
图4 NMOS管参数通过调取元件库里的4个PMOS管和4个NMOS管，按照本次设计的异或门设计方案将管子位置合理安排好，用导线将各个元器件管脚相连，并加上电源和A、B 输入端的波形发生器，最后把输入和输出的节点用PrintVoltage分别标出，以便仿真时候显示各个端口的波形。
画出的电路图如图5所示。
图5 异或门CMOS电路图电路原理图设计完成后需要对电路图进行电路仿真，以便检测电路是否有逻辑错误。
电路仿真是检查电路设计是否成功的首要依据，同时，也能够更好、更快、更简便地发现电路设计中可能存在的问题。
仿真之前先要对仿真器进行设置。
点击工具栏的setup simulation，先选择general选项，在library file一栏输入库文件的路径，路径用半角符号单引号括住，并且在后面加上字母tt。
然后勾选Transient/Fouier Analysis选项，Stop Time一栏输入1us，Maximum Time Step一栏输入10ns。
然后点击OK保存。
这样就可以进行仿真了。
仿真结果如图6所示。
图6异或门CMOS电路仿真从图6中可以看到，当A端口高电平，B端口高电平时，输出端口OUT为低电平；当A端口低电平，B端口高电平时，输出端口OUT为高电平，与设计功能相符，即电路图没有错误，可以作为版图设计的依据。
6.2 异或门CMOS版图设计及仿真6.2.1 异或门CMOS版图设计异或门CMOS电路版图设计中所使用到的工具是Tanner Tools中的L-Edit组件，在绘制整个版图前，首先要进行替代设置，接下来才进行绘制基本单元的设计，根据版图设计规则设计基本单元，如PMOS、NMOS等。
绘制PMOS布局图要用到的图层包括N Well图层、Active图层、N Select图层、Poly图层、Metal1图层、Metal2图层、Active Contact图层，其中，N Well 宽为26个格点，高为15个格点，Active宽为14个格点，高为5个格点：Poly 宽为2个格点，高为9个格点：P Select宽为18个格点，高为9个格点；两个Active Contact宽皆为2个格点，高皆为2个格点：两个Metal1宽皆为4个格点，高皆为4个格点。
PMOS基本单元版图如图7所示。
图7 PMOS 单元版图绘制NMOS布局图要用到的图层包括N Select图层、Active图层、Poly图层、Metal1图层、Active Contact图层，其中，Active宽为14个格点，高为5个格点：Poly宽为2个格点，高为9个格点：N Select宽为18个格点，高为9个格点；两个Active Contact宽皆为2个格点，高皆为2个格点：两个Metal1 宽皆为4个格点，高皆为4个格点。
NMOS基本单元版图如图8所示。
图8 NMOS 单元版图由于PMOS的基板也需要接通电源，故需要在N Well上面建立一个欧姆节点，其方法为在N Well上制作一个N 型扩散区，再利用Active Contact将金属线接至此N 型扩散区。
N 型扩散区必须在N Well 图层绘制出Active 图层与N Select 图层，再加上Active Contact 图层与Metal1 图层，使金属线与扩散区接触。
PMOS基板节点组件版图如图9所示。
图9 PMOS基板节点组件基本单元版图由于NMOS的基板也需要接地，故需要在P Base 上面建立一个奥姆节点，其方法为在P Base 上制作一个P 型扩散区，再利用Active Contact 将金属线接至此P 型扩散区。
P 型扩散区必须绘制出Active 图层与P Select 图层，再加上ActiveContact图层与Metal1 图层，使金属线与扩散区接触。
NMOS 基板节点组件如图10所示。
图10 NMOS基板节点组件基本单元版图画好四个基本组件就可以对异或门整体版图进行设计了。
画输入端口：由于有几个个输入端口，且输入信号是从闸极(Poly)输入，由于此范例使用技术设定为MOSI／Orbit 2U SCNAMEMS，输入输出信号由Metal2 传入，故一个反相器输入端口需要绘制Metal2 图层、Via 图层、Metal1 层、Poly ontact图层与Poly 图层，才能将信号从Metal2 图层传至Poly 层。
在画图是让两个Metal1图层连接时使用Metal2图层连接，用Via 图层把Metal1图层与Metal2图层连接起来。
同时在标注输入输出时除了电源Vdd和GND标注在Metal1图层，其他的都要标注在Metal2图层上。
异或门版图如图11所示。
图11 异或门版图异或门版图截面图如图12所示。
图12 异或门版图截面图6.2.2 异或门CMOS版图仿真对异或门版图进行设计规则检查，检查无误后就可以仿真了，点击工具选择Extract Setup....设置好后把Generic_025.lib文件拷贝到所建立的工程文件夹下，然后进行提取。
这时在工程文件下生成.spc文件。
打开后把相关信息填入，相关信息如下：vvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 80n 160n)vb B GND PULSE (0 5 0 5n 5n 100n 200n).tran 1n 400n.plot V(OUT) V(A) V(B)然后进行仿真并把重叠的波形展开，其仿真结果如图13所示。