基于QuartusⅡ的伪随机m序列发生器的设计
用quartus m序列代码
用quartus m序列代码
在Quartus II中生成M序列的代码可以使用查找表（Look-Up Table，LUT）来实现。
以下是一个简单的例子：
verilog复制代码
module m_sequence_gen(
input wire clk,
input wire rst,
output reg [3:0] m_seq
);
reg [3:0] seq_reg;
reg [3:0] m_seq_next;
always @(posedge clk or posedge rst) begin
if (rst) begin
seq_reg <= 4'b0000;
m_seq <= 4'b0000;
end else begin
m_seq_next <= {seq_reg[3], seq_reg[2], seq_reg[1], seq_reg[0] ^ seq_reg[3]};
seq_reg <= m_seq_next;
m_seq <= seq_reg;
end
end
endmodule
这个代码实现了一个4位的M序列生成器。
当复位信号rst为高电平时，序列寄存器seq_reg和输出m_seq都被清零。
在每个时钟上升沿时，新的状态值被计算出来并存储在m_seq_next中，然后新的状态值被复制到seq_reg和m_seq中。
M序列的生成规则是当前状态左移一位并与最高位异或。
这个规则也可以根据具体的需求进行调整。
伪随机序列发生器
伪随机序列发生器一、实验目的：理解伪随机序列发生器的工作原理以及实现方法，掌握MATLAB\DSP BUILDER设计的基本步骤和方法。
二、实验条件：1. 安装WindowsXP系统的PC机；2. 安装QuartusII6.0 EDA软件；的序列发生器，并通⒈ ⒉ ⒊⒋⒌⒍⒎⒏⒐ ⒑ ⒒⒓⒔⒕⒖⒗四、实验原理：对于数字信号传输系统，传送的数字基带信号(一般是一个数字序列)，由于载有信息，在时间上往往是不平均的(比如数字化的语音信号)，对应的数字序列编码的特性，不利于数字信号的传输。
对此，可以通过对数字基带信号预先进行“随机化”(加扰)处理，使得信号频谱在通带内平均化，改善数字信号的传输；然后在接受端进行解扰操作，恢复到原来的信号。
伪随机序列广泛应用与这类加扰与解扰操作中。
我们下面用DSP BUILDER来构建一中伪随机序列发生器——m序列发生器，这是一种很常见的伪随机序列发生器，可以由线性反馈器件来产生，如下图：其特征多项式为：()∑==ni i i x C x F 0注：其中的乘法和加法运算都是模二运算，即逻辑与和逻辑或。
可以证明，对于一个n 次多项式，与其对应的随机序列的周期为。
12−n 接下来我们以为例，利用DSP BUILDER 构建这样一个伪随机序列发生器。
125++x x开Simulink 浏览器。
Simulink我们可以看到在Simulink 工作库中所安装的Altera DSP Builder 库。
2. 点击Simulink 的菜单File\New\Model 菜单项，新建一个空的模型文件。
3. 按照下图在Model编辑器的工作区中放置如下的模型：其中Logical Bit Operator模块在Gate & Control库中，把它拖到工作区中后双击打开参数设置对话框，设置成2输入异或门。
为了能够在Matlab中获得仿真结果，可以给输出再添加一个示波器Scope，这个模型在Simulink标准库的Sources库中。
伪随机序列产生
2．4 m序列产生器的设计原理m序列是最长线性反馈移位寄存器序列，其产生方法比较简单，可以通过移位寄存器的级联实现任意m序列，本文是结合FPGA芯片的结构特点,以Altera 的QuartusⅡ软件为开发平台,设计出了m序列产生器。
通过FPGA平台，我们可以采用硬件描述语言VHDL语言来实现m序列产生器，也可以通过输入原理图来实现m序列产生器，也可以通过两者的结合来实现m序列产生器。
由于m 序列产生器的实现方法已经能够成熟，本文采用输入原理图的方法实现m 序列产生器的仿真设计。
利用n级移位寄存器可以产生长度为2n-1的m序列。
m序列的设计主要解决的问题是寻求系统的特征多项式为本原多项式的过程，部分本原多项式可以通过查表方法很方便的得到。
本文通过设计一个码长为L=31的m序列，来说明任意m序列产生器如何进行仿真设计。
由码长为31可知道所需的移位寄存器的数目为5，特征多项式的系数通过查表可以选择为100101，110111，111101三个反馈系数，可以从中选择100101来构成m序列产生器。
则特征多项式系数取值为C 5=C2=C=1,C4=C3=C1=0.根据特征多项式就可以构造出该m序列，图5就是L=31的m序列产生器的原理图。
图5 L=31的m序列产生器图5利用D触发器级联的方式完成移位寄存器的功能， CLRN是清零信号，低电平有效。
在系统初始时，CLRN置低电平使系统清零，D触发器的输出状态均为低电平，当CLRN置高时新非零值被置入。
CLK为外界时钟脉冲信号，当CLK 上升沿来临时实现移位功能。
通过异或门将反馈接入系统的输入端，反馈系数根据特征多项式的系数来断定是否接入反馈，在模2加后面加入一个非门，避免了m序列产生器输出静止的状态，如不加非门直接接入反馈到输入端，系统无法自动运动起来，造成输出序列进入了全“1”的静止状态,这样就无法产生m序列。
图中的Q1-Q5是五个D触发器的输出，这些点均可得到同宗序列，只序列的初始相位不同而已。
基于FPGA的m序列信号发生器设计
基于FPGA的m序列信号发生器设计摘要：m序列是一种伪随机序列(PN码)，广泛用于数据白噪化、去白噪化、数据传输加密、解密等通信、控制领域。
基于FPGA与Verilog硬件描述语言设计井实现了一种数据率按步进可调、低数据误码率、反馈多项式为的m序列信号发生器。
系统时钟为20MHz，m序列信号发生器输出的数据率为20～100 kbps，通过2个按键实现20 kbps步进可调与系统复位，输出误码率小于1%。
m序列是最长线性反馈移位寄存器序列的简称，它是由带线性反馈的移位寄存器产生的周期最长的一种伪随机序列。
是由移位寄存器、反馈抽头及模2加法器组成。
m序列一旦反馈多项式及移位寄存器初值给定，则就是可以预先确定并且可以重复实现的序列，该特点使得m序列在数据白噪化、去白噪化、数据传输加密、解密等通信、控制领域使用广泛。
因此，深入学习研究m序列具有重要的实际意义。
1 m序列信号发生器的组成基于FPGA的m序列信号发生器硬件结构极其简单，仅需两个独立按键(一个是复位按键与另一个控制数据率切换按键)、一个48 MHz 的用于提供系统时钟有源晶振、系统电源、一块配置芯片、几个简单的电阻与电容即可实现。
按键去抖动、按键复位、按键切换数据率、时钟分频等功能均在FPGA内部编程实现。
2 m序列信号发生器的关键设计本文中m序列信号发生器的反馈多项式为。
其反馈及移位寄存器的关系图如图2所示。
从本设计中的反馈及移位寄存器的关系图可以看出，一个时钟周期，移位寄存器右移一位，最高位输入为x0、x2、x3、x4及x8的异或(模2相加)。
m序列的输出是移位寄存器的最低位。
图2所示的关系是m序列呈现为随机性、周期性的根本原因。
为了满足信号发生器输出数据率20 kbps的步进通过按键可调，则生成按步进20 kbps可调的时钟是实现该功能的关键。
当按键发生，时钟的输出频率加20 kbps。
在实际电路中，按键会有很大抖动，对系统会造成很大的不稳定性，因此，必须想办法减小这样的不利影响。
基于FPGA伪随机序列发生器设计
0 0 0 … 1 cn- 1 称为线性移位寄存器的状态转移矩阵 ,显然状态转移
矩阵 T 和初始状态完全刻画了线性移位寄存器所产生的
序列[12] 。在此建立起了反馈函数 ,即 f ( x0 , x1 , …, x n- 1 ) =
n- 1
∑cn- 1- i x i , cn- 1 - i ∈ GF (2) 和状态转移矩阵 T 之间的对应
可编程器件应用
电 子 测 量 技 术 EL EC TRON IC M EASU R EM EN T TEC HNOLO GY
第 32 卷 第 5 期 2009 年 5 月
基于 FPGA 伪随机序列发生器设计 3
段颖妮1 ,2
(1. 西安文理学院机电系 西安 710065 ; 2. 咸阳师范学院数学系 咸阳 712000)
END COMPON EN T ; 实现 D 触发器 ,结合图 1 所示反馈移位寄存器的逻辑 功能图 , m 序列移位寄存器结构中前向通道采用 n 级 D 触 发器串级联接 ,反馈通道中是某几个 D 触发器输出端的异 或运算 ,异或运算的结果送给最左端 D 触发器 ,从最右端 D 触发器输出 m 序列 。 例 1 :误码测试仪中测试序列采用 m 序列 ,国际电信联 盟 ITU ( International Telegrap h Union) 建议用于数据传输 设备测量误码的 m 序列周期是 511 ,其特征多项式 (本原多 项式) 建议采用 f ( x) = x9 + x5 + 1[12213] , 本文应用移位寄 存器理论从本原多项式出发产生 m 序列 ,本原多项式是 f ( x) = x9 + x5 + 1 的 m 序列 V HDL 语言编程主要代码如 下:
伪随机序列发生器设计
实验七伪随机序列发生器设计一、实验目的1．掌握伪随机序列（m序列）发生器的基本原理和设计方法；2．深入理解VHDL中signal和variable的不同及其应用；二、设计描述及方法1．伪随机序列概述在扩展频谱通信系统中，伪随机序列起着十分关键的作用。
在直接序列扩频系统得发射端，伪随机序列将信息序列的频谱扩展，在接收端，伪随机序列将扩频信号恢复为窄带信号，进而完成信息的接收。
m序列又称为最长线形反馈移位寄存器序列，该序列具有很好的相关性能。
m序列发生器的基本结构为：其中（C r，C r-1，…，C0）为反馈系数，也是特征多项式系数。
这些系数的取值为“1”或“0”，“1”表示该反馈支路连通，“0”表示该反馈支路断开。
下图为实际m序列发生器的电路图：图中利用D触发器级联的方式完成移位寄存器的功能。
在系统清零后，D触发器输出状态均为低电平，为了避免m序列发生器输出全“0”信号，图中在“模二加”运算后添加了一个“非门”。
从图中A、B、C、D四个节点均可得到同一m序列，只是序列的初始相位不同。
特征多项式系数决定了一个m序列的特征多项式，同时也决定了一个m序列。
下表给出了部分m 序列的反馈系数（表中的反馈系数采用八进制表示）2．电路设计基本方法本实验要设计一个寄存器级数为5的m序列发生器，从m序列发生器反馈系数表可知，有三个反馈系数可选，即可以产生三种不同的m序列；在以下设计的接口描述中choice（1 downto0）为m序列选择输入信号，clk为时钟输入信号，reset为复位信号，psout为m序列输出信号。
三、程序代码library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mps isport (clk,reset : in std_logic;choice : in std_logic_vector(1 downto 0);psout: out std_logic );end mps;architecture behave of mps issignal a :std_logic_vector(4 downto 0);signal k:std_logic;beginprocess(clk,reset,choice,a)begincase choice iswhen "00"=> k<=not(a(3) xor a(2));when "01"=> k<=not(a(4) xor a(3)xor a(2)xor a(0));when "10"=> k<=not(a(4) xor a(2)xor a(1)xor a(0));when others =>k<='X';end case;if clk'event and clk='1' thena(0)<=k;for i in 1 to 4 loopa(i)<=a(i-1);end loop;end if;if(reset='1') thena<="00000";end if;end process;psout<=a(4);end behave;四、功能仿真五、RTL级电路。
基于FPGA的伪随机序列发生器设计
摘要：讨论了应用移位寄存器在Ahera的FPGA芯片中实现线性和非线性伪随机序列的方法，该算法基于m序列本原多项式来获得线性m序列和非线性m子序列移位寄存器的反馈逻辑式。
文中给出了以Altera的QuartusⅡ为开发平台，并用VHDL语言实现的m序列的仿真波形。
关键词：伪随机序列；m序列；m子序列；移位寄存器；VHDL语言编程0 引言伪随机序列现已广泛应用于密码学、扩频通讯、导航、集成电路的可测性设计、现代战争中的电子对抗技术等许多重要领域。
伪随机序列的伪随机性表现在预先的可确定性、可重复产生与处理。
伪随机序列虽然不是真正的随机序列，但是当伪随机序列周期足够长时，它便具有随机序列的良好统计特性。
在已有的序列中，m序列的应用最为成熟和广泛，为此，本文给出线性m序列和基于m序列的非线性m子序列的FPGA实现方法。
由于FPGA的内部逻辑功能是通过向内部静态存储器单元加载配置数据来实现的，其配置文件决定了逻辑单元的逻辑功能以及模块间或与I／O间的连接，故可最终决定FPGA实现的功能。
FPGA的这种结构允许多次编程，并享有快速有效地对新设计进行优化的灵活性，为此，本文选用了altera的cyclone系列FPGA芯片。
EPlCl2-240PQFP，该芯片内部有12060个逻辑单元、239616 bit RAM、两个锁相环(PLL)。
本文应用移位寄存器理论来产生序列，其算法的关键是找到线性m序列和非线性m子序列移位寄存器的反馈逻辑式。
1 m序列的实现1．1 基于FPGA的m序列实现利用反馈移位寄存器产生0、1序列时，其n位反馈移位寄存器的逻辑功能如图1所示。
图中，xi表示寄存器所处的状态，通常用0和1来代表两个可能的状态，并且把0和1看成是有限域GF(2)的两个元素。
f(x0，x1，…，xn-1)刻划了移位寄存器反馈逻辑的功能，它可以看成一个定义在GF(2)上并且在GF(2)中取值的n元函数，当f(x0，x1，…，xn-1)可以表示成一线性齐次函数时，即GF(2)，相应的反馈移位寄存器是线性的，而由线性移位寄存器产生的序列就称为线性移位寄存器序列。
伪随机m序列发生器的产生设计
信息科学与技术学院通信原理课程设计课题名称：伪随机M序列发生器设计学生姓名：许奎英2008082491学院：信息科学与技术学院专业年级：电子信息工程2008级指导教师：邓红涛完成日期：二○一一年七月十二日目录前言 (3)摘要 (4)理论基础知识 (5)伪随机序列 (6)伪随机序列定义及应用. (7)m序列产生器 (7)芯片介绍 (8)移位寄存器74LS164 (9)D/A转换器IDAC (9)EWB软件介绍 (10)设计方案 (10)EWB仿真 (11)电路的调试 (13)参考文献 (13)实验心得 (14)附录 (15)前言题目：伪随机序列的产生及应用设计初始条件：具备通信课程的理论知识；具备模拟与数字电路基本电路的设计能力；掌握通信电路的设计知识，掌握通信电路的基本调试方法；自选相关电子器件；可以使用实验室仪器调试。
要求完成的主要任务：（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）1、设计伪随机码电路：产生八位伪随机序列（如M序列）；2、了解D/A的工作原理及使用方法，将伪随机序列输入D/A中（如DAC0808），观察其模拟信号的特性；3、分析信号源的特点，使用EWB软件进行仿真；4、进行系统仿真，调试并完成符合要求的课程设计说明书。
摘要伪随机序列具有良好的随机性和接近于白噪声的相关函数，使其易于从信号或干扰中分离出来。
伪随机序列的可确定性和可重复性，使其易于实现相关接收或匹配接收，因此有良好的抗干扰性能。
伪随机序列的这些特性使得它在伪码测距、导航、遥控遥测、扩频通信、多址通信、分离多径、数据加扰、信号同步、误码测试、线性系统、各种噪声源等方面得到了广泛的应用，特别是作为扩频码在CDMA系统中的应用已成为其中的关键问题。
此次课设根据m序列的产生原理，利用74LS164加少量门电路方法设计了8位m序列发生器。
关键词：伪随机序列m序列移位寄存器D/A转换EWB仿真1理论基础知识1.1伪随机序列1.1.1伪随机序列定义及应用如果一个序列，一方面它是可以预先确定的，并且是可以重复地生产和复制的；一方面它又具有某种随机序列的随机特性（即统计特性），我们便称这种序列为伪随机序列。
基于FPGA的伪随机序列发生器设计方案
基于FPGA的伪随机序列发生器设计方案1基本概念与应用1)1FSR：线性反馈移位寄存器(1inear feedbackshiftregister,1FSR)是指给定前一状态的输出，将该输出的线性的薮再用作输入的移位寄存器。
异或运算是最常见的单比特线性函数：对寄存器的某些位进行异或操作后作为输入，再对寄存器中的各比特进行整体移位。
1FSR产生的两种形式为伽罗瓦(Ga1ois)和斐波那契(FibonaCCi)两种形式。
也有成为外部(Ex隹rna1)执行方式和内部(Interna1)执行方式。
(1)伽罗瓦方式(Interna1)X0X4X17! ! TepCount ,-Θ□□EF-Γ>4300000000Θ{3B0-*~*DaiaFtowW>)∙ι.x4.χ“(Ga1oisImp1ementation)Ga1ois方式特征数据的方向从左至右，反馈线路是从右至左。
其中XCo项(本原多项式里面的T'这一项)作为起始项。
按照本原多项式的指示确定异或门(XOR)在移位寄存器电路上的位置。
如上图所示XM。
因此Ga1ois方式也有人称作线内或模类型(M-型)1FSRo(2)斐波那契方式(Externa1)TapCountB*0;E3t3-⅛QEHIH30GHZHHDGIFSHpcivncrTMrig(M)-X14.X,>♦X n»1(Fibonacciimp1ementation)从图中我们可以看到Fibonacci方式的数学流向和反馈形式是恰好跟Ga1ois方式相反的，按照本原多项式，其中XCO这一项作为最后一项，这里需要一个XOR∏,将本原多项式中所给的taps来设定它的异或方式。
因此Fibonacci方式也被叫做线外或者简型(S-型)1FSR。
2)本原多项式本原多项式是近世代数中的一个概念，是唯一分解整环上满足所有系数的最大公因数为1的多项式。
本原多项式不等于零，与本原多项式相伴的多项式仍为本原多项式。
课程设计论文基于FPGA的m序列发生器
基于FPGA的ｍ序列发生器摘要ｍ序列广泛应用于密码学、通信、雷达、导航等多个领域，本文提出了一种基于FPGA的伪随机序列产生方法，应用移位寄存器理论从序列的本原多项式出发，获得产生该序列的移位寄存器反馈逻辑式，结合FPGA芯片结构特点，在序列算法实现中采用元件例化语句。
算法运用VHDL语言编程，以A1tera的QuartusⅡ软件为开发平台，给出了序列的仿真波形。
序列的统计特性分析表明：该方法产生的序列符合ｍ序列的伪随机特性，验证了算法的正确性。
关键词：ｍ序列；移位寄存器理论；VHDL语言目录摘要 (I)1 m序列 (1)1.1 理论基础 (1)1.1.1 线性反馈移位寄存器 (2)2 m序列的性质 (5)2.1 均衡性 (5)2.2游程特性 (5)2.4 自相关特性 (5)2.5 伪噪声特性 (7)3 m序列的应用 (9)3.1 扩展频谱通信 (9)3.2 通信加密 (10)4 开发工具简介 (11)4.1 Quartus II简介 (11)4.2 数字系统开发流程 (12)4.3 FPGA简介 (12)5 m序列生成器仿真分析 (16)5.1 反馈系数表存储器设计 (16)5.2 移位存储器设计 (17)5.3 仿真分析 (18)参考文献 (20)附录 (22)1 m序列m序列是伪随机序列的一种 ,结构简单 ,实现方便。
在现代工程实践中 , m 序列在通讯、导航、雷达、通信系统性能的测量等领域中有着广泛的应用。
例如 , 在连续波雷达中可用作测距信号 , 在遥控系统中可用作遥控信号 , 在多址通信中可用作地址信号 , 在数字通信中可用作群同步信号 ,还可用作噪声源及在保密通信中起加密作用等。
伪噪声发生器在测距、通信等领域的应用日益受到人们重视。
目前，m序列产生实现方法主要有3种：(1)门电路实现该方法设计简单，但随移位寄存器级数的增长，电路装调困难，且占用的印制板面积较大。
(2)DSP编程实现该方法专业性过强，不适合一般用户。
伪随机码发生器研究与设计
伪随机码发生器研究与设计伪随机码发生器是一种通过其中一种算法生成伪随机序列的电子设备或程序。
与真随机数发生器不同，伪随机码发生器是基于确定性算法生成的序列，其看似是随机的，但实际上可以通过逆向计算或算法分析来预测出后续的码值。
1.算法选择：伪随机码发生器的性能很大程度上取决于所选择的算法。
常用的算法包括线性反馈移位寄存器(LFSR)、离散余弦变换(DCT)、线性同余发生器(LCG)等。
研究者可以根据特定需求选择合适的算法，并通过数学分析、理论推导和模拟实验来评估其性能。
2.随机性测试：伪随机码发生器生成的序列是否具备足够的随机性是一个关键问题。
为了评估伪随机码发生器的性能，需要设计合适的随机性测试方法。
常用的测试方法包括统计分析、频谱分析、序列均匀性检测、序列独立性检验等。
3.秘密性与安全性：在密码学应用中，伪随机码发生器的秘密性和安全性是非常重要的。
秘密性指发生器的设计和参数应保密，只有掌握这些信息的人才能伪装成合法用户。
安全性指发生器生成的序列在密码攻击下能够抵抗各种攻击手段。
确保秘密性和安全性需要对伪随机码发生器进行全面的安全性分析和风险评估，以便发现可能存在的漏洞和弱点，并采取相应的安全措施和改进措施。
4.性能优化：伪随机码发生器的性能包括生成速度、存储空间和计算复杂度等方面。
研究者需要在保证安全性的前提下，尽可能提高伪随机码发生器的性能。
这包括改进算法、优化参数选择、使用硬件加速等。
总结起来，伪随机码发生器的研究与设计需要深入理解随机性、密码学和计算机科学等领域的知识，并结合具体应用需求来选择合适的算法和进行性能优化。
通过合理的算法设计、随机性测试和安全性分析评估，以及针对性的安全措施和改进措施，可以设计出安全可靠的伪随机码发生器。
基于FPGA的伪随机序列发生器设计
基于FPGA的伪随机序列发生器设计随着通信理论的发展，早在20世纪40年代末，香农（Shannon）就曾指出，在某些情况下，为了实现最有效的通信，应采用具有白噪声的统计特性的信号。
目前广泛应用的伪随机噪声由数字电路产生的周期序列（经滤波等处理后）得到的。
我们将这种周期序列称为伪随机序列。
伪随机序列概述伪随机序列发展及应用随着通信技术的发展，在某些情况下，为了实现最有效的通信应采用具有白噪声统计特性的信号；为了实现高可靠的保密通信，也希望利用随机噪声；另外在测试领域，大量的需要使用随机噪声来作为检测系统性能的测试信号。
然而，利用随机噪声的最大困难是它难以重复再生和处理。
伪随机序列的出现为人们解决了这一难题。
伪随机序列具有类似于随机噪声的一些统计特性，同时又便于重复产生和处理，有预先的可确定性和可重复性。
由于它的这些优点，在通信、雷达、导航以及密码学等重要的技术领域中伪随机序列获得了广泛的应用。
而在近年来的发展中，它的应用范围远远超出了上述的领域，如计算机系统模拟、数字系统中的误码测试、声学和光学测量、数值式跟踪和测距系统等也都有着广阔的使用。
伪随机序列通常由反馈移位寄存器产生，又可分为线性反馈移位寄存器和非线性反馈移位寄存器两类。
由线性反馈移位寄存器产生出的周期最长的二进制数字序列称为最大长度线性反馈移位寄存器，即为通常说的m序列，因其理论成熟，实现简单，应用较为广泛。
伪随机序列的特点决定了它有着重要并且广泛的应用，这里仅举出一些有代表性的用途。
误码率测量。
在数字通信中误码率是一项重要的质量指标，在实际测量数字通信系统的误码率时，一般来说，测量结果与信源发出信号的统计特性有关。
通常认为二进制信号0和1是以等概率随机出现的。
所以测量误码率时最理想的信源应是伪随机序列产生器。
这样测量的结果，我们认为是符合实际运用时的情况。
时延测量。
有时我们需要测量信号经过某一传输路径所收到的时间延迟，例如，需要测量某一延迟线的时间延迟。
基于FPGA的多路伪随机序列发生器的设计与实现
基于FPGA的多路伪随机序列发生器的设计与实现引言伪随机序列生成器（Pseudorandom Number Generator，PRNG）在许多计算机应用中都是必不可少的工具。
PRNG通过输入一个种子（seed），然后根据一定的算法生成一个看似随机的序列。
然而，由于PRNG本质上是基于算法的，所以生成的序列实际上是可重复的、周期性的。
本文将介绍基于FPGA的多路伪随机序列发生器的设计与实现。
设计目标本设计的目标是实现一个多路的伪随机序列发生器，该发生器具有高速性能和可扩展性。
设计需满足以下要求：1.高速性能：PRNG需要生成大量的伪随机序列，因此需要具备较高的计算速度；2.可扩展性：PRNG需要同时生成多个伪随机序列，因此需要具备可扩展性，方便根据需求扩展生成的路数；3.随机性：生成的伪随机序列需要具备较高的随机性，能够满足实际应用的需求。
设计思路本设计采用LFSR（Linear Feedback Shift Register）算法来实现PRNG。
LFSR算法是一种经典的PRNG实现方式，可以通过移位寄存器和异或门来实现。
LFSR算法的优势在于其计算速度快、硬件实现简单。
具体实现步骤如下：1.设计LFSR模块：LFSR模块是PRNG的核心模块，通过移位寄存器和异或门来实现。
LFSR模块接收一个种子作为输入，并根据一定的生成多路伪随机序列的算法生成对应的伪随机序列。
2.设计控制模块：控制模块用于控制LFSR模块的生成和输出。
控制模块根据输入的控制信号来决定生成的路数和序列长度，并将生成的伪随机序列进行输出。
3.设计顶层模块：顶层模块对上述模块进行组合，实现多路伪随机序列发生器。
顶层模块接收输入的控制信号和种子，并将控制信号传递给控制模块，种子传递给LFSR模块。
最后将生成的伪随机序列输出。
实现与验证本设计实现采用FPGA开发板进行验证。
首先，搭建基本的开发板环境，包括连接FPGA开发板、安装相应的开发软件等。
伪随机序列发生器设计
第1章 基于伪随机序列的传输处理综合设计1.1 伪随机序列伪随机序列包括m 序列、Gold 序列、M 序列和组合序列等，其中最常用到的是m 序列[5,6]。
本文根据m 序列完成了传输处理系统的综合设计。
1.1.1 m 序列的生成m 序列是线性反馈移位寄存器的最大长度序列。
它的生成可用移位寄存器序列发生器的特征多项式来确定，其特征多项式()F x 可以定义为：20120()...ni n i n i F x C x C C x C x C x ===++++∑ （2－1） 其中x 的幂次表示元素相应的位置。
根据代数理论的严格证明，当特征多项式()F x 满足以下3个条件时就一定能够产生m 序列：（1）()F x 是不可约的，即不能再分解因式； （2）()F x 可整除1p x +，这里21n p =-； （3）()F x 不能整除1q x +，这里q p <；目前广泛应用的m 序列都是由移位寄存器构成的。
如图2－1所示，m 序列发生器由n 个二元存储器和模2开关网络组成。
二元存储器通常是一种双稳态触发器，它的两种状态记为0和l ，其状态取决于时钟控制下输入的信息(0或1)，例如第i 级移位寄存器的状态取决于时钟脉冲后的第i 一1级移位寄存器的状态。
图中C i 表示为反馈线的两种可能连接状态：C i ＝1表示连接线连通，即第n －i 级输出加入到反馈中；C i ＝0表示连接线断开，即第n －i 级输出未参加到反馈中。
图2－1由于移位寄存器的初始状态是随机的，它可能是1，也可能是0。
如果各级移位寄存器的初始状态都为0时，则模2加法器的输出将始终为0，这样就不能产生任何序列。
为了防止这种情况发生，在图2－1中往往还需要增加必要的检测电路。
1.1.2 m 序列的特性分析m 序列由n 级移位寄存器产生的m 序列，其周期为21n -。
m 序列具有如下的一些特性：1) 随机性：在m 序列的一个周期中，0和1出现概率大致相同，0码只比1码多一个，且1的个数为121n --，0的个数为12n -。
一种新型基于FPGA的伪随机序列发生器设计
一种新型基于FPGA的伪随机序列发生器设计作者：赵怡余稀来源：《电子技术与软件工程》2013年第18期摘要：本文提出了一种具有可调特性的伪随机序列发生器，并使用硬件描述语言Verilog HDL和QuartusⅡ8.0进行描述和仿真电路。
结果表明，该设计在线性反馈移位寄存器基础上，产生的随机序列具有3～16任意级数可调和反馈系数可控的特点。
该设计与其他常见设计相比，具有灵活性好优点，可以广泛用于通信、信息安全等领域。
【关键词】FPGA 伪随机序列线性反馈移位寄存器可调1 引言伪随机序列是一种可以预先确定并可以重复产生和复制，且具有随机统计特性的二进制码序列。
伪随机序列的伪随机性表现在预先的可确定性、可重复产生与处理，虽然不是真正的随机序列，但是当伪随机序列周期足够长时，它便具有随机序列的良好统计特性。
在现代工程实践中，在信息安全、数字网络、移动通信、导航、雷达和保密通信、通信系统性能的测量等领域中有着广泛的应用。
本文设计利用Verilog HDL语言描述电路中各模块。
所设计的伪随机序列发生器具有3～16级的级数可调，且反馈函数中的反馈系数也可控。
相较于其他伪随机序列发生器[4-8]，本设计具有级数可调的特性，还具有反馈系数可调的特性。
2 m序列的产生m序列是最别广泛采用的伪随机序列之一，除此之外，还有其他的伪随机序列，如Gold 序列、M序列等，本文设计的伪随机序列发生器是采用m序列设计的。
反馈函数可以写为：（模2加）。
反馈线的连接状态用ci表示，ci=1表示反馈线连通，即有反馈参加；ci=0，则表示此反馈线断开。
反馈线的连接状态的不同，就可能改变此移位寄存器输出序列的周期。
因此， ci的取值决定了移位寄存器的反馈连接和序列的结构。
级数（n）和反馈系数一旦确定，反馈移位寄存器的输出序列就确定了。
反馈移位寄存器的级数不同，m序列的反馈系数也不同。
本文将级数（n）和反馈系数设计成灵活可调的输入，使伪随机序列发生器输出序列可调，增加电路的灵活性。
基于QuartusⅡ的伪随机m序列发生器的设计
.通信系统课程设计报告江苏理工学院电气信息工程学院目录序言 (1)第1章QuartusⅡ软件介绍 (2)1.1 QuartusⅡ简介 (2)第2章基于QuartusⅡ的伪随机m序列发生器的设计 (3)2.1伪随机m序列发生器的设计要求 (3)2.2伪随机m序列发生器的设计 (3)2.3伪随机m序列发生器的实现 (5)2.3.1原理图输入法实现与仿真结果分析 (5)2.3.2 VHDL语言实现与仿真结果分析 (7)2.4 设计分析与总结 (9)2.4.1故障分析 (9)2.4.2功能分析 (9)参考文献 (10)体会与建议 (11)附录 (12)序言随机噪声降低了通信系统的可靠性，限制信道容量但又可以用于测试通信系统性能和提高保密通信，所以就有伪随机序列的产生。
因为其具有类似于随机噪声的某些统计特性又避免了随机噪声不能重复产生和处理的缺点。
m序列是最长线性移位寄存器序列的简称，是一种伪随机序列、伪噪声(PN)码或伪随机码。
可以预先确定并且可以重复实现的序列称为确定序列；既不能预先确定又不能重复实现的序列称随机序列；不能预先确定但可以重复产生的序列称伪随机序列。
m序列是目前广泛应用的一种伪随机序列，其在通信领域有着广泛的应用，如扩频通信，卫星通信的码分多址，数字数据中的加密、加扰、同步、误码率测量等领域。
在所有的伪随机序列中，m序列是最重要、最基本的一种伪随机序列。
它容易产生，规律性强，有很好的自相关性和较好的互相关特性。
采用原理图输入和VHDL语言产生周期为127，码元速率为50HZ的m序列第一章QuartusⅡ软件介绍1.1QuartusⅡ简介Quartus II 是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
基于MATLAB的伪随机序列发生器的设计 (2)
通信工程专业专业综合课程设计题目基于MATLAB的伪随机序列发生器的设计学生姓名学号所在院(系)专业班级指导教师完成地点2013年 12 月 29 日专业综合课程设计任务书院(系)专业班级学生姓名一、专业综合课程设计题目基于MATLAB的伪随机序列发生器的设计二、专业综合课程设计工作自 2013 年 12 月 20 日起至 2014 年 1 月 17 日止三、专业综合课程设计进行地点:四、专业综合课程设计的内容要求：1、要求在MATLAB软件环境下编写程序完成九级m序列反馈系数，本原多项式的求解。
2、要求完成相应的Gold序列发生器的设计;或采用软件编程来实现。
3、要求设置合适的系统参数，输出Gold序列的时域、频域波形。
指导教师系(教研室)通信工程系接受论文 (设计)任务开始执行日期2013年12月20日学生签名基于matlab的伪随机序列发生器的设计[摘要]伪随机序列码越来越受到人们的重视，被广泛用于导弹、卫星、飞船轨道测量和跟踪、雷达、导航、移动通信、保密通信和通信系统性能的测量以及数字信息处理系统中。
本文主是对基于matlab的伪随机序列发生器的设计，及其利用matlab 软件对其进行仿真和利用simulink对其仿真性能的研究，主要阐述了扩频系统中m序列和gold序列的产生。
在第一部分中介绍了课题研究的背景，第二部分中介绍了扩频系统的相关知识，第三部分介绍了m序列和Gold序列产生的原理和方法，第四部分利用matlab和simulink对其进行仿真。
[关键词]伪随机序列 m序列移位寄存器Design of the pseudo-random sequence generatorbased on matlab[Abstract]pseudo-random sequence code more and more get people's attention, is widely used in missiles, satellites, spacecraft orbit measurement and tracking, radar, navigation, mobile communications, and the measurement of the performance of the communication security and communication system of digital information processing system. In this paper, the main is to the design of pseudo-random sequence generator based on matlab, and the use of matlab simulation and the use of simulink software to the study of the simulation performance, mainly expounds the m sequence and gold sequence in spread spectrum system. In the first part introduces the research background, the second part introduces the related knowledge of spread spectrum system, in the third part introduces the m sequence and Gold sequence principle and method of the fourth part carries on the simulation using matlab and simulink.[key words]pseudo random sequence m sequence shift register目录1．引言 (4)1.1研究的背景及意义 (4)2．扩频通信系统简介 (5)2.1扩频通信的基本概念及相关模型 (5)2.1.1基本概念 (5)2.1.2 数学模型 (8)2.2扩频通信系统的主要特点 (10)2.3扩频通信系统分类 (11)2.4伪随机序列在扩频通信中的应用 (11)3.m序列 (11)3.1m序列的定义 (11)3.2m序列的原理 (12)3.3m序列的性质 (15)4.Gold序列 (17)4.1 Gold序列的产生原理 (17)4.2 Gold序列的性质 (18)5.MATLAB仿真实现 (18)5.1 MATLAB软件介绍 (18)5.2 m序列的仿真及分析 (19)5.2.1程序分析 (19)5.2.2 simulink分析 (20)5.3 Gold的仿真及分析 (21)5.3.1程序分析 (21)5.3.2 simulink分析 (22)6.致谢 (23)7.参考文献 (24)附录 (25)附录A (25)附录B (27)1．引言1.1研究的背景及意义移动通信由于具有时实性、机动性、具有不受时空限制等特点，己经成为一种深受人们欢迎的通信方式，并融入了现代生活当中。
基于FPGA的m序列发生器要点
基于FPGA的ｍ序列发生器摘要ｍ序列广泛应用于密码学、通信、雷达、导航等多个领域，本文提出了一种基于FPGA的伪随机序列产生方法，应用移位寄存器理论从序列的本原多项式出发，获得产生该序列的移位寄存器反馈逻辑式，结合FPGA芯片结构特点，在序列算法实现中采用元件例化语句。
算法运用VHDL语言编程，以A1tera的QuartusⅡ软件为开发平台，给出了序列的仿真波形。
序列的统计特性分析表明：该方法产生的序列符合ｍ序列的伪随机特性，验证了算法的正确性。
关键词：ｍ序列；移位寄存器理论；VHDL语言1 m序列m序列是伪随机序列的一种 ,结构简单 ,实现方便。
在现代工程实践中 , m 序列在通讯、导航、雷达、通信系统性能的测量等领域中有着广泛的应用。
例如 , 在连续波雷达中可用作测距信号 , 在遥控系统中可用作遥控信号 , 在多址通信中可用作地址信号 , 在数字通信中可用作群同步信号 ,还可用作噪声源及在保密通信中起加密作用等。
伪噪声发生器在测距、通信等领域的应用日益受到人们重视。
目前，m序列产生实现方法主要有3种：(1)门电路实现该方法设计简单，但随移位寄存器级数的增长，电路装调困难，且占用的印制板面积较大。
(2)DSP编程实现该方法专业性过强，不适合一般用户。
(3)VHDL与CPLD实现由于CPLD的高集成度，而且VHDL语言编程较为方便，故可以大大减少电路的装调的困难。
文章提出VHDL语言实现，，l序列电路是周期、初相位可编程变化的，其应用较为灵活，通过微处理器对其进行适当的初始化，即可产生用户所需周期、初相位的m序列输出。
用软件方式构成的特点是采用灵活的数据查询方式可以获得任意级数 n 的本原多项式系数 ,从而实现 m 序列的产生 , 但速度受到单片机工作速度的限制。
而 FPGA 具有硬件电路实现的优点 , 又具有设计上的灵活性 , 并且由于FPGA 便于实现大规模的数字系统。
1.1 理论基础m 序列是最长线性反馈移位寄存器序列的简称，它是由带线性反馈的移位寄存器产生的周期最长的一种序列。
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基于QuartusⅡ的伪随机ｍ序列发生器的设计————————————————————————————————作者: ————————————————————————————————日期：ﻩ通信系统课程设计报告设计题目：伪随机m序列发生器的设计班级： 13物联网１姓名：李亚军学号：20133１3１３6 指导教师：程钦、任艳玲课程地点: 60-507江苏理工学院电气信息工程学院2106 年9 月８日目录序言………………………………………………………………………………………………１第1章QuaｒtｕsⅡ软件介绍 (2)１．１ QuartusⅡ简介 (2)第2章基于QuartｕｓⅡ的伪随机m序列发生器的设计 (3)2．1伪随机m序列发生器的设计要求 (3)2.２伪随机m序列发生器的设计 (3)2.3伪随机m序列发生器的实现 (5)2.3.1原理图输入法实现与仿真结果分析 (5)2.3.２ VＨDL语言实现与仿真结果分析……………………………………………………７2．4 设计分析与总结 (9)2.４.1故障分析…………………………………………………………………………………９2.4.2功能分析 (9)参考文献………………………………………………………………………………………1０体会与建议 (11)附录………………………………………………………………………………………………１2序言随机噪声降低了通信系统的可靠性,限制信道容量但又可以用于测试通信系统性能和提高保密通信，所以就有伪随机序列的产生。
因为其具有类似于随机噪声的某些统计特性又避免了随机噪声不能重复产生和处理的缺点。
m序列是最长线性移位寄存器序列的简称，是一种伪随机序列、伪噪声(PN)码或伪随机码。
可以预先确定并且可以重复实现的序列称为确定序列；既不能预先确定又不能重复实现的序列称随机序列;不能预先确定但可以重复产生的序列称伪随机序列。
m序列是目前广泛应用的一种伪随机序列,其在通信领域有着广泛的应用,如扩频通信，卫星通信的码分多址,数字数据中的加密、加扰、同步、误码率测量等领域。
在所有的伪随机序列中,ｍ序列是最重要、最基本的一种伪随机序列。
它容易产生,规律性强，有很好的自相关性和较好的互相关特性。
采用原理图输入和VHDＬ语言产生周期为12７，码元速率为５0HＺ的ｍ序列第一章QuartuｓⅡ软件介绍1.１ＱuaｒtusⅡ简介Ｑuartus IＩ是Altera公司的综合性ＰLD/ＦPGＡ开发软件，原理图、VHDL、ＶeｒilogHＤL以及ＡHDL(Alｔeｒa Harｄwaｒe 支持DesｃriｐtioｎLaｎｇｕage）等多种设计输入形式，内嵌自有的综合器以及仿真器,可以完成从设计输入到硬件配置的完整PLＤ设计流程。
Quaｒｔus ＩI支持Ａltｅra的ＩP核,包含了LPM/MｅgaFunction宏功能模块库,使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。
对第三方EDA工具良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方ＥDA工具。
此外，Quartｕs II 通过和DSP Ｂｕｉldeｒ工具与Ｍatlab/Ｓｉmuｌiｎk相结合,可以方便地实现各种DＳP应用系统；支持Aｌterａ的片上可编程系统（SOPC)开发,集系统级设计、嵌入式软件开发、可编程逻辑设计于一体,是一种综合性的开发平台。
Alｔera Qua ｒtus ＩI 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。
Qｕａrｔus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性,包括:可利用原理图、结构框图、VerilogＨDＬ、ＡHDL和VHDＬ完成电路描述,并将其保存为设计实体文件;芯片（电路）平面布局连线编辑；LogｉcLock增量设计方法,用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具;定时／时序分析与关键路径延时分析；可使用ＳｉgｎalTap II逻辑分析工具进行嵌入式的逻辑分析；支持软件源文件的添加和创建，并将它们链接起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具；可读入标准的EＤIF网表文件、ＶHDL网表文件和Ｖerｉｌoｇ网表文件；能生成第三方EDA软件使用的ＶHDL网表文件和Veriｌog网表文件。
第二章 基于Q ｕartus Ⅱ的伪随机ｍ序列发生器的设计2.1伪随机m 序列发生器的设计要求采用原理图输入法,完成后可进一步选做采用ＶＨDL 语言输入法实现。
根据m 序列产生原理,确定ｍ序列发生器具体设计方案。
设计ｍ序列产生电路原理图、调试及仿真时时序波形。
序列周期要求为12７,码元速率为50Hz 。
2．2伪随机m 序列发生器的设计a a a a a a ac0c3=c7输图1 所设计的m 序列线性反馈移位寄存器原理图m 序列：线性反馈移位寄存器产生的周期最长序列,12p -≤n 。
因题目要求序列周期为P=12７，即可列出不等式为: 12127n -≤。
由不等式求得n 最小值为7。
由n ＝７查询图2本原多项式表得本原多项式:1)(37++=x x x f 。
又因为本原多项式037x x x 、、的系数为１所以可得1037===c c c 。
由图3线性反馈移位寄存器原理图可画出图4的m 序列线性反馈移位寄存器原理图。
图2 本原多项式表图 3 线性反馈移位寄存器原理图由图4的m 序列线性反馈移位寄存器原理图可得序列周期要求为127的伪随机m 序列产生过程如下:将a ６原有值给a5，将a5原有值给a4，将a4原有值给a3,将a ３原有值给ａ2，将a2原有值给a １，将a1原有值给a0,将a0与a ４原有值异或后给a ６。
如此循环，ａ0输出数据即为序列周期要求为1２7的伪随机m 序列。
按此方法可算出序列周期要求为127伪的随机m 序列一个周期内数据如图5所示，ａ6至a ０下方对应的数据即初始值为100０00０按上述循环的结果,n 下数据是前面数据循环到第几次时出现的。
从图中可看出0-126无重复数据，从１2７开始与0－１2６内数据重复出现可知其周期即为127。
a0一列即序列周期要求为127的伪随机m 序列。
a a a a aa a c0c3=c7输图4 所设计的m 序列线性反馈移位寄存器原理图2.3伪随机m序列发生器的实现２.3．1原理图输入法实现与仿真结果分析图5 所计算数据图（周期为127。
0-126无重复数据，从127数据开始重复）按照图4原理图,选用７个Ｄ触发器和1个异或门按照原理图相连接。
Ｄ触发器为上升沿有效，PRN 引脚低电平时Q 引脚输出为高电平,C ＬR Ｎ引脚低电平时Q 引脚输出为低电平。
如图6的第一个Ｄ触发器PR Ｎ引脚开始输入一个低电则Q 引脚输出为高电平可以防止Ｑ引脚开始为低电平则整个电路都在低电平循环无法验证结果是否正确。
c0输出为m 序列，c1-ｃ6是为了易于分析结果。
由图6电路原理图可知时钟周期为输出的m 序列周期2倍。
又因为码元速率要求为５０Ｈｚ,所以时钟频率应设置为0．０1秒(1/50*２＝0.01ｓ）。
又因为序列周期要图7 QuartusⅡ实现m 序列电路原理图的仿真结果图图6 Quartus Ⅱ实现m 序列电路原理图abc求为1２7则m序列周期为2.54s(１/5０*127=２．５４s)。
即仿真结果应该在2．54ｓ后数据开始重复出现。
如图7仿真结果ｃ0-c6与算出的数据a0-a6一一对应，仿真图高电平为１，低电平为0。
仿真图纵向结果与数据横向结果对应，将仿真图与图５数据对比可知能产生符合要求的序列。
b为时钟信号一个上升沿产生一组数据。
大图为整体图，左右两张图分别为大图开始与2.54s处图的放大效果。
经对比2.５4s后图像与开始一样即仿真数据与开始数据重复。
故该电路可以产生序列周期要求为1２７的伪随机m序列。
c0输出数据即序列周期要求为１27的伪随机m序列。
2.3.2 VHDL语言实现与仿真结果分析LIBRＡＲY ＩEEE;USE IＥEE．STＤ＿LOGIＣ_1164．ALL;USＥ IEEE.SＴD_LOＧIC_ＵNSＩＧＮED.ＡLL;ENＴIＴY lyj ＩSPORＴ(CＬK:IN STD＿ＬOGIＣ;－－时钟信号ＥN:IN STD_LＯＧＩC;-－使能信号,高电平将D0值给YD0:IN STD_LOGIＣ＿VECTOR（6 DOＷＮTO 0）；--输入初始值Y:OUT SＴD＿LOGIC_ＶECTＯR(6 ＤOWNTO 0)）;--输出信号m序列ＥND ＥNTITY ｌyj;ARCHＩＴECTURE BＨＶOF lyj IＳBEGINPＲＯCＥSS（ＣLＫ,EN)VARIABLE D1：ＳTD＿LＯＧIＣ_ＶＥCTＯＲ（６ DＯWＮTO 0）;--D1与D2为变量用于实现逻辑功能VARIAＢLE D2:STＤ_LOＧIC_ＶEＣTOR(6 DOWＮTO 0);-－D0与D2高低位与原理图a6-0对应BＥGINIＦＥＮ='１'TＨENＤ１：＝Ｄ0; －-EN＝1时 D0值给D1ELSIF ＣＬK'EVＥNT AＮＤ CＬK ='1'TＨEＮ -－上升沿有效D2(6):＝(Ｄ1(4) XOR D1（0)); --由原理图得D1(４）与D１(0）异或值给D２(6) D2（5)：=Ｄ1(6)； --Ｄ１(6)值给D２(5)Ｄ2（4):=Ｄ１(５);Ｄ2（3）:＝D1(4)；D2(2）：=D１(３)；D2(1):=D1(2);Ｄ2(0）：=Ｄ１(１);D1(６):＝Ｄ２(6);--D2（６)值给D1(6)Ｄ1(5):=Ｄ２(5)；D1(４):=Ｄ2(４);D1(３):=Ｄ2(3);Ｄ１（２):=Ｄ2(２);D１(１):＝D2(１);D1（0)：=D2(０);END IF;Ｙ<=D1; --D1值给ＹＥND PROＣＥSS;END BHV;由程序可知一个时钟周期输出一个m序列码元。
又因为码元速率要求为50Hｚ,所以时钟频率应设置为０．01秒（１/５0*２=0.0１ｓ)。
又因为序列周期要求为１2７则m序列周期为2．5４s(1／50*１２７=２.54s)。
即仿真结果应该在2.５４s后数据开始重复出现。
由程序可知CLK为时钟源上升沿有效,EN为高电平将Ｄ0数据给Ｄ1。
Y为输出引脚，Y[０]引脚为产生ｍ序列数据,如图8所示第一个上升沿开始产生m序列。
下面两张图分别为大图开始与2．5４s处图的放大效果。
经对比2.54ｓ后图像与开始一样即仿真数据与开始数据重复。