第五章直接数字频率合成技术

相位对时间的导数等于角频率
dθ (t ) = ω0 = 2πf 0 dt
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第四章 单端口网络和多端口网络
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若将一个周期的相位2π分成M等份(M=2N)，则最 小相位增量为
∆θ min
2π f 0 out =δ = = 2π M fc
那么最低输出频率为
f 0 min
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5.1 直接数字频率合成基本原理
5.1.1 正弦信号的产生与时间抽样定理 直接数字频率合成根据正弦函数的产生机理， 从相位出发，以不同的相位给出不同的电压幅度， 最后通过平滑滤波输出所需要的频率信号。
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若累加器的字长N＝4，则最小相位间隔 δ=Δθmin=2π/24=2π/16 那么相位累加器有16种状态，即 0000，0001，0010，0011，0100，0101，0110，0111 1000，1001，1010，1011，1100，1101，1110，1111
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AD9834
50
2.5～5.5
25
20个管脚的TSSOP封装并内置比较器。
AD9835
50
5
200
经济，小型封装，串行输入，内置D/A转换器。
AD9830
50
5
300
经济，并行输入，内置D/A转换器。
AD9850
125
3.3/5
480
内置比较器和D/A转换器。
AD9853
165
3.3/5
1150
可编程数字QPSK/16-QAM调制器。
2000
内置10位的D/A转换器、150MHz相频检测器、充电汞和2GHz混频器。
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实现DDS的几种技术方案
1, 采用高性能DDS单片电路的解决方案 2, 采用分立IC电路系统实现,一般有CPU，RAM， ROM，D/A，CPLD，模拟滤波器等组成 3, CPLD，FPGA实现
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目前DDS芯片的生产公司 Maxim-IC Stanford Micro Linear公司 ADI
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AD公司的产品
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AD9851
180
3/3.3/5
50
内置比较器、D/A转换器和时钟6倍频器。
AD9852
300
3.3
1200
内置12位的D/A转换器、高速比较器、线性调频和可编程参考时钟倍频 器。
AD9854
300
3.3
1200
内置12位两路正交D/A转换器、高速比较器和可编程参考时钟倍频器。
AD9858
1000
3.3
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33
2. 频率分辨力 直接数字频率合成器的分辨力就是直接数字频 率合成器的最小频率步进，也就是它的最小输出频 率，即
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v (t ) = V0 sin(ω0t + ϕ 0 ) = ReV0e
jω0 t +ϕ 0
若假设V0=1，ϕ0=0，则 ReV0e jω0 t +ϕ 0 = Re e jω0 t 可以 用一个单位圆表示。
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fc 若相位增量为 ∆θ = Kδ = K ，则输出信号为 M
f out
fc =K M
，
根据时间抽样定理，频率控制字K≤2N-1=M/2，输出 频率≤
1。 fc 2
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5.1.3 DDS的组成及各部分作用 合成一个所需频率的模拟正弦信号，该合成器必须 具备以下几个功能： ① 控制每次的相位增量并累加输出一个相位序列码，采 用累加器完成。 ③ 将幅度序列码转换成阶梯波形，用数/模转换(DAC)来 完成。 ④ 将阶梯波形转换成正弦波，用滤波器来完成。 ⑤ 时钟信号，控制采样的时间间隔。
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3
DDS
1971年,由J.Tierney 和C.M.Tader 等人在 “A Digital Frequency Synthesizer”一文中首次提出 了DDS的概念, DDS或DDFS 是 Direct Digital Frequency Synthesis 的简称 通常将此视为第三代频率合成技术. 它突破了前两种频率合成法的原理,从”相位”的 概念出发进行频率合成. 这种方法不仅可以产生不同频率的正弦波,而且可 以控制波形的初始相位. 还可以用DDS方法产生任意波形(AWG)
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表5-1
RAM存储器的地址所对应表示的相位值
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当频率控制字K=1时， 输出信号的频率为
f 0 out fc 1 =K 4 = fc 2 16
频率控制字K=2时，Δθ=2Δθmin，取RAM存储器的8个 地址，即 0000，0010，0100，0110，1000，1010，1100，1110
（1）输出频带范围有限 由于DDS内部DAC和波形存储器（ROM）的工作 速度限制，使得DDS输出的最高频率有限。目前市 场上工作频率一般在几十MHz至400MHz左右。采用 GaAs工艺的DDS芯片工作频率可达2GHz左右。 （2）输出杂散大 杂散来源主要有三个：相位累加器相位舍位误差 造成的杂散；幅度量化误差（由存储器有限字长引 起）造成的杂散和DAC非理想特性造成的杂散。
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② 将相位序列码转换为幅度序列码，用查表形式来完成。
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DDS的基本组成原理框图
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(1) 寄存器的作用：存放频率控制字(FSW，即K)，给定 K，输出频率为
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5.1 直接数字频率合成基本原理 5.2 直接数字频率合成的性能 5.3 直接数字频率合成的相位噪声和杂散 5.4 集成直接数字频率合成器的芯片介绍和设计实例 5.5 2.4～4.6 GHz频率合成器的设计
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5.2 直接数字频率合成的性能
1. 相对带宽 当频率控制字K=1时，直接数字频率合成器输 出频率为最低输出频率 f 0 min 合成器最高输出频率为 f 0 max
fc = N ， 直接数字频率 2
2 = fc 。 5
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1. 相位累加器 用一个N位字长的累加器(则M=2N)，将一整周 期的相位分割成最小增量δ=2π/2N的M个离散的相位， 它们的地址代码位为0~2N-1。
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输出信号为
δ fc = fc = 2π M
fc v (t ) = sin(2π t ) M
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fc v (t ) = sin(2πK t ) ，K称为频率控制字(Frequency M
Setting Work, FSW)。输出频率为 假若N＝4，则M=2N=24=16。
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3.数/模变换器(DAC) DAC是将幅度序列码转换为阶梯波。 注意：DA 变换器的位数不可能等于相位累加器的位数，否则将 会引入舍位误差。 4. 模拟滤波器 利用滤波器的选频特性滤除高频分量，得到最低 频率(基频)的正弦信号。
型 号 最大工作(MHz) AD9832 25
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工作电压（V） 最大功耗（mw) 备 注 3.3/5 120 小型封装，串行输入，内置D/A转换器。
10
AD9831
25
3.3/5
120
低电压，经济，内置D/A转换器。
AD9833
25
2.5～5.5
20
10个管脚的uSOIC封装。
14
单位圆表示正弦信号
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在一个周期内有两个采样值就可以恢复一个正弦信 号的波形
奈奎斯特抽样定理示意图
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5.1.2 直接数字频率合成基本原理 一个角频率为ω0、幅度为1 V且初始相位θ0=0° 的正弦信号可以表示为 v(t)=sinω0t=sin2πf0t=sinθ(t)
f out
K = N fc 2
式中，N为相位累加器的字长。
K (2) 相位累加器的作用：产生相位序列码 ∆θ = Kδ = 2π N ， 2
即0，Δθ，2Δθ，3Δθ，4Δθ，…。
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(3) 正弦查表的作用：它本身是一个存储器，用于存放 以相位序列码为地址，该地址存放相位序列码所对应幅 度序列码。 (4) 数/模转换器(DAC)的作用：将幅度序列码转换成阶 梯波。 (5) 滤波器的作用：将阶梯波转换为正弦波。 (6) 时钟的作用：控制采样的时间间隔。
f out
fc 2 1 =K 4 = fc = fc 2 16 8
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K=3时，Δθ=3Δθmin，取RAM存储器的7个地址，其 输出信号的频率为
f out
fc 3 =K 4 = fc 2 16
K=4时， Δθ=4Δθmin，取RAM存储器的6个地址，其 输出信号的频率为
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4
DDS的优点与不足 优 （1）输出频率相对带宽较宽 点 输出频率带宽为50%fs（理论值）。但考虑到低
通滤波器的特性和设计难度以及对输出信号杂散的 抑制，实际的输出频率带宽仍能达到40%fs。 （2）频率转换时间短 DDS是一个开环系统，无任何反馈环节，这种结 构使得DDS的频率转换时间极短。DDS的频率转换 时间可达纳秒数量级，比使用其它的频率合成方法 都要短数个数量级。
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（5）输出波形的灵活性 （6）能同时输出正交信号 （7）数字调制能力强，可以完成FSK、PSK、MSK等 （8）集成度高，体积小 （9）控制方便。
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DDS的局限性
f out
fc 4 =K 4 = fc 2 16
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K=8时，Δθ=8Δθmin ，取RAM存储器的2个地址，其 输出信号的频率为
f out
fc 8 =K 4 = fc 2 16
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（3）频率分辨率极高 若时钟fs的频率不变，DDS的频率分辨率就是则相 位累加器的位数N决定。只要增加相位累加器的位数 N即可获得任意小的频率分辨率。目前，大多数DDS 的分辨率在1Hz数量级，许多小于1mHz甚至更小。 （4）相位变化连续 改变频率的瞬间其频率发生了突变，保持信号相 位的连续性。
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DDS频率分辨力取决于相位累加器的字长和时钟频率。Fra Baidu bibliotek
1 1 若N=8，频率分辨力为 ∆f = 8 f c = f c，理论上可以 256 2
输出128个频率。
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2. 正弦查表 相位累加器输出的是相位序列码，需要经过一个 相位序列码到幅度序列码的变换装置，再经过数/模转 换才生成阶梯波形。相位序列码到幅度序列码的变换 装置就是利用只读存储器RAM来完成的。