第3章组成原理存储器扩充以及与CPU的连接
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第三章 存储系统
3.3.4 存储器与CPU的连接
存储器与CPU的连接之存储器与CPU连接举例（续）
题2：条件同上，现有芯片：1K*4(RAM)，4K*8(RAM)， 2K*8(ROM)以及3-8译码器，试画出CPU与存储器连接。 要求： (1) 主存地址分配如下： 6000H - 67FFH 为系统程序区 6800H - 6BFFH 为用户工作区 (2) 合理选择芯片，说明各选几片？ (3) 详细画出存储器的片选逻辑。
第三章 存储系统
3.3.4 存储器与CPU的连接
存储器与CPU的连接之ROM芯片与CPU的接口特性（续）
连接方法： 1) 低位地址线、数据线、电源线（不要求）直接相连 2) 高位地址线；全译码方式，高位地址线经译码后产生片选信 号CS；线译码方式，除片内寻址外的高位地址线直接分别连至 各个芯片的片选端CS。 3) 控制总线组合形成输出允许信号OE。
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第三章 存储系统
3.3.4 存储器与CPU的连接
存储器与CPU的连接之存储器与CPU连接举例（续）
详见下图。
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NREQ A14 A15 A13 A12 A11 A10 A9-A0
G2A G1 G2B C B A
Y5
Y4
CPU
A10 A9-A0 2K*8 OE ROM D7-D0
A9-A0 1K*4 WE RAM D3-D0
25
第三章 存储系统
3.3 存储器与CPU的连接
存储器与CPU的连接之动态存储器DRAM刷新（续）
2、刷新方式
对整个存储器来说，各存储芯片可以同时刷新。对每块芯 片来说，则是按行刷新，每次刷新一行，所需要时间为一个刷 新周期。若DRAM为128*128，则在2ms之中至少安排128个刷新 周期。
一般有三种典型的刷新方式。
刷新 共128T，64us
2ms
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第三章 存储系统
3.3 存储器与CPU的连接
存储器与CPU的连接之动态存储器DRAM刷新（续）
(2) 分散式刷新。把系统的存取周期分成两部分。前部分时 间进行读/写或处于保持状态。后部分时间进行刷新，在一个周 期内刷新单元矩阵的一行。对128*128矩阵，则需要128个周期 后才能把全部单元刷新完毕。如果芯片的存取时间是500ns，那 么机器的存取周期应安排两倍的时间即1us。这种方式的安排如 周期2 周期126 周期127 图：周期0 周期1
D0…D7 WE 16K*8 CS A0A1….A13
CS1
3 CS3
第三章 存储系统
3.3.4 存储器扩展
存储器的扩展之字扩展（续）
分析： 1) 在字、位扩展中，CS如何连接？ 2) 在片内地址线的连接中，所有A0脚连在一起，所有A1脚连一 起，……所有An脚连一起，目的何在？ 3) 字和位同时扩展时，是先解决字扩展？还是先解决位扩展？ 分析的目的，在于找到规律，得到规律反过来又对实践有 指导意义。
A9-A0 2114 1K*4 CS D7-D4
A9-A0 2114 1K*4 CS D3-D0
A9-A0 2114 1K*4 CS D7-D4
CPU
D3~D0 D7~D4 WE
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第三章 存储系统
3.3.4 存储器与CPU的连接
存储器与CPU的连接之存储器与CPU连接举例（续）
分析： A12A11A10A09 A0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 (2) 试画出Y3，Y4，Y7的地址范围 Y3 Y4 Y7
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第三章 存储系统
3..3.4 存储器扩展
存储器的扩展（续）
3、字、位同时扩展 例：现有芯片：16K*4，欲组成：64K*8的存储器 分析：16K*4 16K * 8 64K * 8 2片 4组
于是从分析得到：位扩展两芯片CS连一起，4组字扩展CS 5 要分开。如下，存储器的示意图。
第三章 存储系统
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第三章 存储系统
3.3.4 存储器与CPU的连接
存储器与CPU的连接之存储器与CPU连接举例（续）
解：选片：ROM 2K*8 1片；RAM 1K*4 2片。 详见下图。
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NREQ A14 A15 A13 A12 A11 A10 A9-A0
G1 G2A非 G2B非 C B A
Y5
Y4
CPU
A10 A9-A0 2K*8 OE ROM D7-D0
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第三章 存储系统
3.3 .4存储器与CPU的连接
存储器与CPU的连接之存储器与CPU连接举例（续）
解：所需片数 = (M*N) / (m*n) = (2K*8) / (1K*4) = 4片
见下页图。
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Y7 3-8 C B A
Y1 Y0
MERQ A12 A11 A10 A9-A0
A9-A0 2114 1K*4 CS D3-D0
3.3.4 存储器扩展 1、位扩展
例：现有芯片：64K*1，欲组成：64K*8的存储器 解：要求连接四根线：地址线A，数据线D，片选线CS，和读写线WE，连接 如下：
WE D7 D1 D0
D0 WE 64K*1 CS A0A1….A15
A0 A1 A15 CS
D1 WE 64K*1 CS A0A1….A15
第三章 存储系统
3.3.4 存储器扩展及与cpu的连接 存储容量 = 字数 * 字长。一个存储芯片的容量总是有限的 。要组成一个容量和一定字长存储器，必须利用多个芯片进行 有机组合，得到存储器的要求的容量。用存储芯片构成一个存 储器传统的方法主要有：位扩展法、字扩展法和字位同时扩展 法。
1
第三章 存储系统
0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
A0 0 1 0 1
2K(ROM) 2K(RAM)
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第三章 存储系统
3.3.4 存储器与CPU的连接
存储器与CPU的连接之存储器与CPU连接举例（续）
题3：条件同上。 现有芯片：1K*4(RAM)，4K*8(RAM)，2K*8(ROM) (1) 主存空间分配如下： A000H - A7FFH为系统程序区 A800H - ABFFH为用户工作区 (2) 采用全译码方式，试画出存储器与CPU及3-8译码器连接。
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第三章 存储系统
3.3 存储器与CPU的连接
存储器与CPU的连接之动态存储器DRAM刷新（续）
(1) 集中式刷新。在允许的最大刷新间隔2ms内，按照存储 器容量大小集中安排刷新时间，此刻要停止读/写操作。如果对 16384位的矩阵(128*128)进行刷新。该存储器的存取周期为 500ns。 R/W R/W 读/写操作 R/W 刷新 刷新
A9-A0 1K*4 WE RAM D3-D0
A9-A0 1K*4 WE RAM D7-D4
8
D7~D0
4 8
Fra Baidu bibliotek
4
WE RD
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第三章 存储系统
3.3.4 存储器与CPU的连接
存储器与CPU的连接之存储器与CPU连接举例（续）
分析：
0 0 0 0
1 1 1 1
A13A12A11A10 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 1
A9-A0 1K*4 WE RAM D7-D4
8
D7~D0
4 8
4
WE RD
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第三章 存储系统
3.3.4 存储器与CPU的连接
存储器与CPU的连接之存储器与CPU连接举例（续）
题4：有四片2K*8芯片，用线选法构成8K*8存储器，设地址总 线有20位（A19 - A0）。 见下页图。
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A19
7
第三章 存储系统
3.3.4 存储器与CPU的连接
存储器与CPU的连接之RAM芯片与CPU接口特性（续）
连接方法： 1) 低位地址线、数据线、电源线（不要求）直接相连 2) 高位地址线；全译码方式，高位地址线经译码后产生片选信 号CS；线译码方式，除片内寻址外的高位地址线直接分别连至 各个芯片的片选端CS。 3) 控制总线组合形成读/写控制线WE或WE/OE
R/W 刷新 R/W 刷新 R/W 刷新 R/W 刷新 R/W 刷新
存取周期 刷新间隔128us
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第三章 存储系统
3.3 存储器与CPU的连接
存储器与CPU的连接之动态存储器DRAM刷新（续）
(3) 异步式刷新 采取2ms内分散地反128行刷新一遍，那么对于每一行平均 刷新的时间间隔为2ms/128=15.625us，取15.6us提出一次刷新请 求。 提出刷新请求时，有可能CPU正在访存，可待至CPU交出控 制权后，再安排刷新周期，所以称异步刷新方式。而在刷新时 间内把读/写操作封锁。这样，对每行单元的刷新间隔仍为2ms 。但对分散式刷新而言，它减少了刷新次数；对集中方式来说 ，主机的“死区”又缩短很多。因此，这种方式使用得比较多 。
3.3.4 存储器扩展
存储器的扩展之字位同时扩展（续）
字和位同时扩展举例
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第三章 存储系统
3.3.4 存储器与CPU的连接 1 RAM芯片与CPU接口特性 各种RAM芯片主要有下列几类外部接口信号线： 地址线——Ai 数据线——Di 片选线——CE或CS 读/写控制线——WE或WE/OE 电源线——Vcc——+5V，工作电源 GND——地
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第三章 存储系统
3.3.4 存储器与CPU的连接
存储器与CPU的连接（续）
2 ROM芯片与CPU的接口特性 各种ROM芯片的外部接口信号线主要有： 地址线——Ai 数据线——Di 片选线——CE或CS 读/写控制线——OE 电源线——Vcc——+5V，工作电源 GND——地 Vpp——编程电源
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A15A14A13A12A11A10 0 0 0 0
A0
未用
选0#芯片：07000H~077FFH 选1#芯片：06800H~06FFFH 选2#芯片：05800H~05FFFH 选3#芯片：03800H~03FFFH
A14 A13 A12 A11 A10-A0 CPU D7~D0 WE
A10-A0 2K*8 WE D7-D0
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第三章 存储系统
3.3.4 存储器与CPU的连接
存储器与CPU的连接（续）
3 存储器与CPU连接举例 题1：CPU有16根地址线(A15 - A0)，8根数据线(D7 - D0)，MREQ 作访问存储器的控制电平（低电平有效），WE作为读写控制电 平（WE=0时，写允许；WE=1时，读允许）。现有芯片： 2114(1K*4)，要扩展成2KB内存，地址范围为2000H - 27FFH， 片选信号由74LS138(3-8译码器)采用全译码方式进行。 1)试画出CPU与3-8译码器及存储芯片的连接。 如下图：
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第三章 存储系统
3.3 存储器与CPU的连接
存储器与CPU的连接（续）
3.3.3 动态存储器DRAM刷新 1、刷新间隔 每隔多少时间进行一次刷新操作，主要根据栅极电容电荷 的泄放速度来决定。假设栅极电容为C，其两端电压为u，电荷 Q=C*u。泄露电流I = ΔQ/Δt = C*Δu/ Δt，泄露时间Δt = C*Δu/I 若C = 0.2pF，电容允许电压变化Δu = 1V，泄露电流I = 0.1nA，所以， Δt = 0.2 * 10-12 * (0.1 * 10-3 * 10-6)-1 = 2 * 10-3S = 2ms 由此得出，一般动态MOS存储器每隔2ms必须进行一次刷新 ，称做刷新最大周期。
D7 WE 64K*1 CS A0A1….A15
2
第三章 存储系统
3.3.4 存储器扩展 2、字扩充
例：现有芯片：16K*8，欲组成：64K*8的存储器，如下图
WE D7
D0
D0…D7 WE 16K*8 CS A0A1….A13
A0 A1 A13 CS0
D0…D7 WE 16K*8 CS A0A1….A13
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第三章 存储系统
3.4 提高存储器性能的技术 3.4.1 简单回顾 SRAM状态稳定，接口简单，速度快，但集成度低，成本 高，功能较大，所以一般用来组成高速缓存和小容量主存系统 。 DRAM适用于大容量的主存系统。DRAM在原理上和结构 上与SRAM芯片在与CPU接口时，有两种特殊的问题应该考虑： 1. 刷新问题。须加刷新电路。 2. 地址信号输入问题。由于DRAM集成度高，存储容量大 ，引脚数量不够，所以地址的输入一般采用两路锁存方式： 分两次送地址的硬件示意如下图所示。
A10-A0 2K*8 WE D7-D0
A10-A0 2K*8 WE D7-D0
A10-A0 2K*8 WE D7-D0
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第三章 存储系统
3.3 存储器与CPU的连接
存储器与CPU的连接之存储器与CPU连接举例（续）
线选法的优点是不需要译码器，线路简单，选择芯片不需 外加逻辑电路。存在问题：线选法不能充分利用系统的存储空 间，且把址空间分成了相互隔离的区域，给编程带来一定困难 。
第三章 存储系统
3.3.4 存储器与CPU的连接
存储器与CPU的连接之存储器与CPU连接举例（续）
题2：条件同上，现有芯片：1K*4(RAM)，4K*8(RAM)， 2K*8(ROM)以及3-8译码器，试画出CPU与存储器连接。 要求： (1) 主存地址分配如下： 6000H - 67FFH 为系统程序区 6800H - 6BFFH 为用户工作区 (2) 合理选择芯片，说明各选几片？ (3) 详细画出存储器的片选逻辑。
第三章 存储系统
3.3.4 存储器与CPU的连接
存储器与CPU的连接之ROM芯片与CPU的接口特性（续）
连接方法： 1) 低位地址线、数据线、电源线（不要求）直接相连 2) 高位地址线；全译码方式，高位地址线经译码后产生片选信 号CS；线译码方式，除片内寻址外的高位地址线直接分别连至 各个芯片的片选端CS。 3) 控制总线组合形成输出允许信号OE。
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第三章 存储系统
3.3.4 存储器与CPU的连接
存储器与CPU的连接之存储器与CPU连接举例（续）
详见下图。
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NREQ A14 A15 A13 A12 A11 A10 A9-A0
G2A G1 G2B C B A
Y5
Y4
CPU
A10 A9-A0 2K*8 OE ROM D7-D0
A9-A0 1K*4 WE RAM D3-D0
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第三章 存储系统
3.3 存储器与CPU的连接
存储器与CPU的连接之动态存储器DRAM刷新（续）
2、刷新方式
对整个存储器来说，各存储芯片可以同时刷新。对每块芯 片来说，则是按行刷新，每次刷新一行，所需要时间为一个刷 新周期。若DRAM为128*128，则在2ms之中至少安排128个刷新 周期。
一般有三种典型的刷新方式。
刷新 共128T，64us
2ms
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第三章 存储系统
3.3 存储器与CPU的连接
存储器与CPU的连接之动态存储器DRAM刷新（续）
(2) 分散式刷新。把系统的存取周期分成两部分。前部分时 间进行读/写或处于保持状态。后部分时间进行刷新，在一个周 期内刷新单元矩阵的一行。对128*128矩阵，则需要128个周期 后才能把全部单元刷新完毕。如果芯片的存取时间是500ns，那 么机器的存取周期应安排两倍的时间即1us。这种方式的安排如 周期2 周期126 周期127 图：周期0 周期1
D0…D7 WE 16K*8 CS A0A1….A13
CS1
3 CS3
第三章 存储系统
3.3.4 存储器扩展
存储器的扩展之字扩展（续）
分析： 1) 在字、位扩展中，CS如何连接？ 2) 在片内地址线的连接中，所有A0脚连在一起，所有A1脚连一 起，……所有An脚连一起，目的何在？ 3) 字和位同时扩展时，是先解决字扩展？还是先解决位扩展？ 分析的目的，在于找到规律，得到规律反过来又对实践有 指导意义。
A9-A0 2114 1K*4 CS D7-D4
A9-A0 2114 1K*4 CS D3-D0
A9-A0 2114 1K*4 CS D7-D4
CPU
D3~D0 D7~D4 WE
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第三章 存储系统
3.3.4 存储器与CPU的连接
存储器与CPU的连接之存储器与CPU连接举例（续）
分析： A12A11A10A09 A0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 (2) 试画出Y3，Y4，Y7的地址范围 Y3 Y4 Y7
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第三章 存储系统
3..3.4 存储器扩展
存储器的扩展（续）
3、字、位同时扩展 例：现有芯片：16K*4，欲组成：64K*8的存储器 分析：16K*4 16K * 8 64K * 8 2片 4组
于是从分析得到：位扩展两芯片CS连一起，4组字扩展CS 5 要分开。如下，存储器的示意图。
第三章 存储系统
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第三章 存储系统
3.3.4 存储器与CPU的连接
存储器与CPU的连接之存储器与CPU连接举例（续）
解：选片：ROM 2K*8 1片；RAM 1K*4 2片。 详见下图。
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NREQ A14 A15 A13 A12 A11 A10 A9-A0
G1 G2A非 G2B非 C B A
Y5
Y4
CPU
A10 A9-A0 2K*8 OE ROM D7-D0
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3.3 .4存储器与CPU的连接
存储器与CPU的连接之存储器与CPU连接举例（续）
解：所需片数 = (M*N) / (m*n) = (2K*8) / (1K*4) = 4片
见下页图。
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Y7 3-8 C B A
Y1 Y0
MERQ A12 A11 A10 A9-A0
A9-A0 2114 1K*4 CS D3-D0
3.3.4 存储器扩展 1、位扩展
例：现有芯片：64K*1，欲组成：64K*8的存储器 解：要求连接四根线：地址线A，数据线D，片选线CS，和读写线WE，连接 如下：
WE D7 D1 D0
D0 WE 64K*1 CS A0A1….A15
A0 A1 A15 CS
D1 WE 64K*1 CS A0A1….A15
第三章 存储系统
3.3.4 存储器扩展及与cpu的连接 存储容量 = 字数 * 字长。一个存储芯片的容量总是有限的 。要组成一个容量和一定字长存储器，必须利用多个芯片进行 有机组合，得到存储器的要求的容量。用存储芯片构成一个存 储器传统的方法主要有：位扩展法、字扩展法和字位同时扩展 法。
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第三章 存储系统
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0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
A0 0 1 0 1
2K(ROM) 2K(RAM)
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3.3.4 存储器与CPU的连接
存储器与CPU的连接之存储器与CPU连接举例（续）
题3：条件同上。 现有芯片：1K*4(RAM)，4K*8(RAM)，2K*8(ROM) (1) 主存空间分配如下： A000H - A7FFH为系统程序区 A800H - ABFFH为用户工作区 (2) 采用全译码方式，试画出存储器与CPU及3-8译码器连接。
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第三章 存储系统
3.3 存储器与CPU的连接
存储器与CPU的连接之动态存储器DRAM刷新（续）
(1) 集中式刷新。在允许的最大刷新间隔2ms内，按照存储 器容量大小集中安排刷新时间，此刻要停止读/写操作。如果对 16384位的矩阵(128*128)进行刷新。该存储器的存取周期为 500ns。 R/W R/W 读/写操作 R/W 刷新 刷新
A9-A0 1K*4 WE RAM D3-D0
A9-A0 1K*4 WE RAM D7-D4
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D7~D0
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Fra Baidu bibliotek
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WE RD
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第三章 存储系统
3.3.4 存储器与CPU的连接
存储器与CPU的连接之存储器与CPU连接举例（续）
分析：
0 0 0 0
1 1 1 1
A13A12A11A10 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 1
A9-A0 1K*4 WE RAM D7-D4
8
D7~D0
4 8
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WE RD
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第三章 存储系统
3.3.4 存储器与CPU的连接
存储器与CPU的连接之存储器与CPU连接举例（续）
题4：有四片2K*8芯片，用线选法构成8K*8存储器，设地址总 线有20位（A19 - A0）。 见下页图。
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A19
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第三章 存储系统
3.3.4 存储器与CPU的连接
存储器与CPU的连接之RAM芯片与CPU接口特性（续）
连接方法： 1) 低位地址线、数据线、电源线（不要求）直接相连 2) 高位地址线；全译码方式，高位地址线经译码后产生片选信 号CS；线译码方式，除片内寻址外的高位地址线直接分别连至 各个芯片的片选端CS。 3) 控制总线组合形成读/写控制线WE或WE/OE
R/W 刷新 R/W 刷新 R/W 刷新 R/W 刷新 R/W 刷新
存取周期 刷新间隔128us
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第三章 存储系统
3.3 存储器与CPU的连接
存储器与CPU的连接之动态存储器DRAM刷新（续）
(3) 异步式刷新 采取2ms内分散地反128行刷新一遍，那么对于每一行平均 刷新的时间间隔为2ms/128=15.625us，取15.6us提出一次刷新请 求。 提出刷新请求时，有可能CPU正在访存，可待至CPU交出控 制权后，再安排刷新周期，所以称异步刷新方式。而在刷新时 间内把读/写操作封锁。这样，对每行单元的刷新间隔仍为2ms 。但对分散式刷新而言，它减少了刷新次数；对集中方式来说 ，主机的“死区”又缩短很多。因此，这种方式使用得比较多 。
3.3.4 存储器扩展
存储器的扩展之字位同时扩展（续）
字和位同时扩展举例
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第三章 存储系统
3.3.4 存储器与CPU的连接 1 RAM芯片与CPU接口特性 各种RAM芯片主要有下列几类外部接口信号线： 地址线——Ai 数据线——Di 片选线——CE或CS 读/写控制线——WE或WE/OE 电源线——Vcc——+5V，工作电源 GND——地
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3.3.4 存储器与CPU的连接
存储器与CPU的连接（续）
2 ROM芯片与CPU的接口特性 各种ROM芯片的外部接口信号线主要有： 地址线——Ai 数据线——Di 片选线——CE或CS 读/写控制线——OE 电源线——Vcc——+5V，工作电源 GND——地 Vpp——编程电源
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A15A14A13A12A11A10 0 0 0 0
A0
未用
选0#芯片：07000H~077FFH 选1#芯片：06800H~06FFFH 选2#芯片：05800H~05FFFH 选3#芯片：03800H~03FFFH
A14 A13 A12 A11 A10-A0 CPU D7~D0 WE
A10-A0 2K*8 WE D7-D0
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第三章 存储系统
3.3.4 存储器与CPU的连接
存储器与CPU的连接（续）
3 存储器与CPU连接举例 题1：CPU有16根地址线(A15 - A0)，8根数据线(D7 - D0)，MREQ 作访问存储器的控制电平（低电平有效），WE作为读写控制电 平（WE=0时，写允许；WE=1时，读允许）。现有芯片： 2114(1K*4)，要扩展成2KB内存，地址范围为2000H - 27FFH， 片选信号由74LS138(3-8译码器)采用全译码方式进行。 1)试画出CPU与3-8译码器及存储芯片的连接。 如下图：
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第三章 存储系统
3.3 存储器与CPU的连接
存储器与CPU的连接（续）
3.3.3 动态存储器DRAM刷新 1、刷新间隔 每隔多少时间进行一次刷新操作，主要根据栅极电容电荷 的泄放速度来决定。假设栅极电容为C，其两端电压为u，电荷 Q=C*u。泄露电流I = ΔQ/Δt = C*Δu/ Δt，泄露时间Δt = C*Δu/I 若C = 0.2pF，电容允许电压变化Δu = 1V，泄露电流I = 0.1nA，所以， Δt = 0.2 * 10-12 * (0.1 * 10-3 * 10-6)-1 = 2 * 10-3S = 2ms 由此得出，一般动态MOS存储器每隔2ms必须进行一次刷新 ，称做刷新最大周期。
D7 WE 64K*1 CS A0A1….A15
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第三章 存储系统
3.3.4 存储器扩展 2、字扩充
例：现有芯片：16K*8，欲组成：64K*8的存储器，如下图
WE D7
D0
D0…D7 WE 16K*8 CS A0A1….A13
A0 A1 A13 CS0
D0…D7 WE 16K*8 CS A0A1….A13
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第三章 存储系统
3.4 提高存储器性能的技术 3.4.1 简单回顾 SRAM状态稳定，接口简单，速度快，但集成度低，成本 高，功能较大，所以一般用来组成高速缓存和小容量主存系统 。 DRAM适用于大容量的主存系统。DRAM在原理上和结构 上与SRAM芯片在与CPU接口时，有两种特殊的问题应该考虑： 1. 刷新问题。须加刷新电路。 2. 地址信号输入问题。由于DRAM集成度高，存储容量大 ，引脚数量不够，所以地址的输入一般采用两路锁存方式： 分两次送地址的硬件示意如下图所示。
A10-A0 2K*8 WE D7-D0
A10-A0 2K*8 WE D7-D0
A10-A0 2K*8 WE D7-D0
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第三章 存储系统
3.3 存储器与CPU的连接
存储器与CPU的连接之存储器与CPU连接举例（续）
线选法的优点是不需要译码器，线路简单，选择芯片不需 外加逻辑电路。存在问题：线选法不能充分利用系统的存储空 间，且把址空间分成了相互隔离的区域，给编程带来一定困难 。