基于FPGA技术的数字鉴相器的设计与仿真

F2 "R9" "R9" "R9" "R9" "P8"
Down "T7" "R7" "R7" "M7" "M7"
表 1 不同布局能达到的最优情况
Up "P9" "P9" "P9" "P7" "N7"
SLICE
S1(N_35) X18Y1 X18Y1 X18Y0 X14Y1 X14Y1
S2(N_36) X18Y0 X18Y0 X18Y1 X14Y0 X14Y0
1 数字鉴相器简介
数字三态鉴相器具有三个稳定状态，状态之间的转换由输入信号 F1 和 F2 的上升沿触发。状态 2 称为“滞后状态”，输出为吸入（Sink）电流；状态 1 称为“超前状态”，输出为提供（Source） 电流；状态 0 称为“同相状态”，无输出操作。数字鉴相器的输出通过 I/V 转换线路后可变换得到
经逻辑映射后，图 1 描述的数字鉴相器的响应可通过 POST-MAP 仿真得到，仿真采用的计算 公式为：
Vout
= VOD
⋅
PWUp − PWDown PW45 MHz
（1）
其中： VOD 为输出驱动电平，设计采用 LV CMOS33 标准，故取值为 3.3 V；设计针对 45 MHz，故 PW45 MБайду номын сангаасz 取值 22.222 ns；PWUp、PWDown 分别为仿真得到的输出脉宽。
τ Up FMAP
=
τ
Down FMAP
。这样，通过输出级对
Up
和
Down
信号的差分放大后，这两个延迟相互抵消，从而
补偿τFMAP 对数字鉴相器的影响。
3 数字鉴相器仿真结果及灵敏度
本设计分别在 POST-MAP 和 POST-PAR 阶段对数字鉴相器的相位鉴别功能进行了仿真。 3.1 POST-MAP 仿真
E2
∫ FE (E)dE = xE
0
（3）
Θ2
∫ FΘ (Θ )dΘ = xΘ
0
（4）
其中：E2 为二次电子的能量；Θ2 为二次电子的速度矢量与碰撞点表面的法向矢量间的夹角；FE(E) 和 FΘ (Θ)为二次电子的能量分布和角度分布；xE 和 xΘ为[0，1]之间的随机数。
这一点决定了由二次电子发射引起电子倍增效应的板间电压为一模糊的区间值，结合上面的分 析，产生多电子倍增效应的板间电压为以几个电压点为中心、分布范围不等的几个电压区段。
重大核科学工程·HI-13 串列加速器升级工程
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当电子与腔体表面碰撞时，会产生二次电子发射与折回反射两种现象。 以上两点取自调研资料，下面进行一些推导，并结合实际调试中所得到的经验来细化多电子倍 增效应的某些特性。 首先，如果假定二次发射的电子间不存在互相影响，发射的过程可用贝努里随机模型进行描述， 反射 n 个电子的概率为：
重大核科学工程·HI-13 串列加速器升级工程
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仿真结果示于图 2。 3.2 PAR 及 POST-PAR 仿真
Place and Route 是 FPGA 实现数字鉴相器的关键一步。表 1 列出了 510 余项布局中能达到的最 优情况。
F1 "T8" "T8" "T8" "T8" "N8"
IOB
Pn
=
(Fδ )n n!
exp − Fδ
（1）
其中：δ 为每次碰撞时的二次发射系数，与入射电子的能量和角度有关；F 为增强系数，与材料和 表面的光洁度有关。为确定二次电子的数量，引入 1 个[0，1]间的随机值 x 来与下面的值进行比较：
k
∑ xk = Pn n=0
k＝0，1，2，…
（2）
如果 x 大于 xk－1 小于 xk，那么 k 即为这一次碰撞产生的二次电子的数量。 折回反射的电子与入射的电子能量相同，方向相反，而对于单个电子产生电子雪崩效应要求满 足的电场条件是 1 个等式，再加上反射的电子轨迹相对固定，这意味着由电子折回反射产生电子倍 增效应的板间电压是几个成倍数的电压点。 其次，二次电子发射是 1 个相对随机无序的过程，发射多少电子，发射的电子偏向何方，都与 腔体表面的光洁度与材质有关。 二次电子的能量和角度分布根据不同的材质用式（3）、（4）来进行计算：
图 2 数字鉴相器的±2π 范围仿真
点线——HH54；虚线——HH69；实线——POSTMAP
由 POST-PAR 仿真结果可知，如图 1 所示的数字鉴相器，在 45 MHz 输入信号的情况下，近零 相差区域灵敏度为：
S 45 MHz PFD
= V+1.8° − V−1.8° 3.6°
= 18.333
本设计针对 SPARTAN 3 系列 FPGA，数字鉴相器原理图如图 1 所示，其中鉴相器的资源开销 为 4 个查找表单元。
图 1 占用 4 个查找表的数字鉴相器
由于查找表引入的传播延迟τFMAP 通常是在 ns 量级，这在鉴相器的设计中不可忽略，因此，需 通过 VHDL 语言在查找表级直接描述图 1 所示的数字鉴相器。其优点在于可控制τFMAP，使得
Down 1 578 ps 1 543 ps 2 527 ps 1 617 ps 1 732 ps
POST-PAR 仿真 Up
1 566 ps 1 869 ps 2 271 ps 1 862 ps 2 019 ps
差值 12 ps 326 ps 256 ps 245 ps 287 ps
POST-PAR 仿真与 POST-MAP 仿真使用同样的理想输出式（1），仿真结果示于图 2。 POST-MAP 与 POST-PAR 仿真的区别是：前者是原理性仿真，只考虑逻辑映射带来的延迟τFMAP 对设计的影响；后者是实现数字鉴相器的最后阶段仿真，即增加了 FPGA 内部布局、布线及 Switch Matrix 延迟等对设计的影响。
从试验获得的波形图中可验证前面推导出的多电子效应是在某区域段出现的结论，也证明用脉 冲信号躲避多电子效应的方法是可行的。但如果要彻底克服多电子效应，还需长期不间断的锻炼。
基于 FPGA 技术的数字鉴相器的设计与仿真
殷治国，Antonino Caruso1，Antonino Amato1
（1 意大利核物理研究院 南方实验室）
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中国原子能科学研究院年报 2007
与混频器类似的鉴相曲线。不同之处在于，数字鉴相器的状态转换是通过边沿触发的，由在各状态 停留的时间比率决定输出的直流平均电平（DC Mean Value），因此，数字鉴相器同时具有相位鉴别 和频率鉴别的功能。
2 基于 FPGA 的数字鉴相器设计及实现
由于处理对象为高速时钟信号，因此，在设计数字鉴相器时不能忽略 FPGA 内部的布局和布线 引入的传播延迟以及信号的上升时间等因素的影响。例如：假定连接 F1 信号的 D 触发器和 F2 信 号的 D 触发器有 0.5 ns 的不对称传播延迟，以 45 MHz 作为鉴相器工作点，仅触发器传播延迟一项 对相位误差的贡献就为 8.1°，这对于相位控制环路是不可接受的。同样，输出反馈信号 Up、Down 的上升时间的不对称性和传播延迟也会进一步增加相位误差。因此，在设计和实现数字鉴相器时需 对 FPGA 逻辑综合、查找表映射、逻辑布局以及内部布线进行综合考虑和优化，才能减少鉴相器的 误差。
mV /(°)
（2）