多路智力竞赛抢答器设计实验报告

多路智力竞赛抢答器设

计实验报告

Document number【AA80KGB-AA98YT-AAT8CB-2A6UT-A18GG】

课程设计报告多路智力竞赛抢答器设计

院系：电气与电子工程学院

班级：电信科学类1202

学号： 06

姓名：罗伟

多路智力竞赛抢答器设计

目录

一前言 (1)

1设计内容及要求 (1)

2实验内容及方法 (2)

3工作过程简介 (2)

二、正文 (4)

1系统概述 (4)

2单元电路设计方案和原理说明 (4)

抢答器电路设计 (4)

定时电路设计 (6)

3电路的安装与调试 (8)

4心得与体会 (9)

三、元器件明细表 (10)

四、参考文献 (10)

前言

一、设计内容及要求：

设计内容：本课题要求设计一台可供8名选手参加比赛的智力竞赛抢答器。

设计要求：

1．基本功能

(1)抢答器同时供8名选手或8个代表队比赛，分别用8个按钮S0 ~ S7表示。

(2)设置一个系统清除和抢答控制开关S，该开关由主持人控制。用来控制系统清零（编号显示数码管灭灯）和抢答的开始。

(3)抢答器具有锁存与显示功能。即抢答开始后，选手按动按钮，锁存相应的编号，并在编号显示器上显示该编号。同时封锁输入编码电路，禁止其他选手抢答。优先抢答选手的编号一直保持到主持人将系统清除为止。

2．扩展功能

(1)抢答器具有定时抢答功能。要求定时器开始倒计时，并用定时显示器显示倒计时时间。

(2)参赛选手在设定时间（30秒）内抢答，抢答有效，同时定时器停止倒计时，编号显示器上显示选手的编号，定时显示器上显示剩余抢答时间，并保持到主持人将系统清零为止。

(3)如果定时抢答时间已到，却没有选手抢答时，本次抢答无效，系统封锁输入编码电路，禁止选手超时后抢答，时间显示器显示0。

二、实验内容及方法

1．组装调试抢答器电路。

2．设计可预置时间的定时电路，并进行组装和调试。当输人1Hz的时钟脉冲信号时，要求电路能进行减计时，当减计时到零时，能输出低电平有效的定时时间到信号。

3．完成定时抢答器的联调，注意各部分电路之间的时序配合关系。然后检查电路各部分的功能，使其满足设计要求。

三，工作过程简介

定时抢答器的总体框图（如图）所示，它由主体电路和扩展电路两部分组成。主体电路完成基本的抢答功能，即开始抢答后，当选手按动抢答按钮时，能显示选手的编号，同时能封锁输入电路，禁止其他选手抢答。扩展电路完成定时抢答的功能。

图1

如图所示为总体方框图。工作原理为：接通电源后，主持人将开关拨到“清零”状态，抢答器处于禁止状态，编号显示器灭灯，定时器显示设定时间；主持人将开关置;开始"状态，宣布“开始”抢答器工作。定时器倒计时，选手在定时时间内抢答时，抢答器完成：优先判断、编号锁存、编号显示。当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。如果再次抢答必须由主持人再次操作“清除”和“开始”状态开关。

主体电

扩展电路

正文

一、系统概述

如图（一）所示为八路智力竞赛抢答器的总体方框图。其工作原理如下：

抢答器系统原理框图如上所示。它由主体电路和扩展电路两部分组成，主体电路完成基本抢答后，选手按动抢答键时，能显示选手的编号，同时能封锁输入电路，禁止其他选手抢答，扩展电路完成定时抢答的功能

二、单元电路设计方案和原理说明

⒈抢答器电路设计

其原理说明：

(1)、抢答电路的功能有两个：一是能分辨出选手按键的先后，

并锁存优先抢答者的编号，供译码显示译码电路用；二是要

使其它选手按键操作无效。

(2)、选用优先编码器74LS148、RS锁存器、译码器4511组成

抢

答电路

(3)、抢答电路工作原理：当控制开关置于“清除”位置时，RS触发器的R—端为低电平，输出Q4—Q1全为低电平。此时4511的BI—=0，显示器灭灯；74LS148选通输入ST—=0,74LS148处于工作状态，而锁存电路不工作。当控制开关置于“开始”位置时，优先编码电路和锁存电路同时处于工作状态，当有选手按键抢答时，如5号选手优先按5号键，则74LS148输出Y2Y1Y0=010，YEX=0，经RS锁存后，Q1=1，BI—=1，7448工作，Q4Q3Q2=101，经4511驱动译码后，显示器显示数字5。Q1=1使74LS148为高电平。即74LS148禁止工作，封锁其它按键输入，当按下的按键松开后，74LS148的Y—EX为高电平，但由于Q1输出仍为高电平不变，所以74LS148仍处于不工作状态，其它按键的输入信号不被接受，这就保证抢答者的优先性及抢答电路的准确性。

如图（二）所示为八路智力竞赛抢答器的抢答电路单元图:

⒉定时电路设计

节目主持人根据抢答器的难易程度，设计一次抢答的时间，通过预置时间电路对计数器进行预置，选用十进制同步加减计数器

74LS192进行设计，计数器的时钟脉冲由秒脉冲电路提供。具体电路如图3。

原理及设计：该部分主要由555定时器秒脉冲产生电路、十进制同步加减计数器74LS192减法计数电路、4511译码电路和2个7段数码管即相关电路组成。具体电路如图3所示。两块74LS192实现减法计数，通过译码电路4511显示到数码管上，其时钟信号由时钟产生电路提供。原理及设计：该部分主要由555定时器秒脉冲产生电路、十进制同步加减计数器74LS192减法计数电路、4511译码电路和2个7段数码管即相关电路组成。具体电路如图3所示。两块74LS192实现减法计数，通过译码电路4511显示到数码管上，其时钟信号