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CMP的布局
P0、P1输入对管的负载为镜像管N0、N1，由 P1的漏极单端输入出，同样，要求N0、N1有 比较好的匹配，二者均m=1，我们也可以考虑 两管两侧各加一个相同W的dummy管。
CMP的布局
第二级输出N24，单独一个输出，没有匹配 性要求，但要注意做好信号的隔离。P2、 P3、P31均提供电流偏置，P2的漏电流IBP 由Band-Gap获得，这三个管子在条件允许 的情况下作好匹配，但如果条件不允许， 也可单独画出，对放大器（此处充当比较 器）的性能影响不大。
电阻的布局
对于一组电阻有2K,1K和500，不同的人，就 会有不同的画法，如下图：
电阻的布局
所以关键问题，应取决于最小组件的选择。选 定最小组件后，再进行中心对称，达到合理的 布局。 在画电阻时，我们要考虑到节点的问题， 因为节点的存在，无疑加大了电阻的阻值，这 是电路中不想见到的。采用电阻并联的特性， 将节点电阻进行并联，减少了节点电阻。
右图是相同材料 的电阻，此时的 电阻和走线都比 较匹配。
电阻头中的contact布局
PPLUS DIFF电阻1个square R1=153Ω 而在PPLUS DIFF上1个contact square
R2=115Ω，两个square几乎相等，所以我们 在设计时电阻头将会让几个contact并联，以 减小contact的阻值。
PNP
在带隙基准中基准电压由两个尺寸不同的PNP 管的Vbe之差加上其中一个较小Vbe的和产生， 因此这两个PNP的匹配非常重要，为了画版图 上的方便，一般这两个PNP管的尺寸比为8:1， 这样，将8的管子围在1的管子周围，可以达到 很好的匹配效果。
PNP的布局
常见CMP的布局
CMP的布局
MOS的放置方向
A，B两个晶体管，只是位置有所变化，宽长比均为 W/L=2/0.5=4 假设在垂直方向有差异-0.05(数据均为 假设，是为计算方便)
A情况 W=2-->1.95 L=0.5-->0.5 W/L=3.9 B情况 W=2-->2 L=0.5-->0.45 W/L=4.444 A/B=0.8775 于是差异就这样产生了。
还有种比较建议用前两种。
Waffle Transistor的布局
正方形放置， 45度布线。
降低S、D、G 的串联电阻
降低S/D与称底 之间的寄生电 容
Waffle Transistor的布局
菱形放置，垂直布线，电流通畅。
布线的匹配
MOS的放置方向
GATE我们建议不要采用拐弯设计，这时的 W/L很不精确。不能拐弯应该是基于迁移率的 考虑，不同晶向迁移率不一样，会影响匹配。
MOS 的匹配
NMOS A & B是有一公共节点的两个matched transistors， A & B均m=8，我们可以有下面2 种设计。
MOS 的匹配
布线的匹配
下图是布线进行对称的示图： 尽量发现类似的布线，并调整到平衡的位置。
电阻的布局
在我们设计时往往会碰到一组电阻，而它们的 匹配性要求也比较高。
例如，Band gap电路中，为了保证流经两个 PNP的e->c电流有相同的参考电压，将两个参 考点接入一个运放的两个输入端，由于运放的 虚短路特性，保证了参考点的电位相同。运放 输入端的电阻匹配也非常重要，其原则是利用 中心对称或者轴对称来达到匹配的目的 。
器件的对称性，直接影响对电路的好坏。 对 于对称，不仅是在考虑器件之间的对称性，还 好考虑诸如布线的长度，走势，布局水平还是 垂直等等方方面面结合考虑，都有对称的必要 性。
布线的匹配
器件A与器件B有两条线相连，其中一条net01因有其 他器件阻碍，所以要绕道，从而增加线的长度。从图 中，可以看出，net01和net02有很大的区别，net01 走线长，还附带出线上的寄生电容和寄生电阻等不良 因素，因此信号从net01和从net02上传输时，就产生 的差异。如果要求信号同时到达，以这种情况看，电 路的功能便有可能不能实现。所以对称性是方方面面 的，随时都应留心。
可以看到图1.分别有A和B的对称轴A、B 而图2. A和B是共同的对称轴AB
MOS 的匹配
由以上分析，两种方案中后者ABBAABBA的 匹配性能更高一点，我们无论是从左看还是从 右看， A & B环境都是一致的。
OP中MOS 的匹配
在OP中，我们的对管需要很精确的匹配，以 上的布局方式就达不到我们的要求，所以我们 可以采取“共质心对称法”来达到我们的目的。
Layout布局讨论
周倩华 2008.6.21
OUTLINE
Transistor的布局 Net的布局 Resistor的布局 PNP的布局 CMP的布局 OP AMP的布局
Transistor的布局
MOS的放置方向 MOS 的匹配
MOS的放置方向
CMOS电路中，单个MOS的特性，取决于单 个晶体管的宽长比(W/L),比值越大，晶体管的 速度就快，反之则慢。在生产过程中，晶片会 在某个方向上存在差异性，这便导致了晶体管 的差异。
电阻的布局
所以就个人 的眼光看，上图中D，即考虑了对 称性，又考虑到节点电阻的问题，是最好的选 择。 从考虑节点电阻来看，组件的选择不是最 小最好，适用才是最好，主要还是按实际情况 而定。 一般画电阻时，都会在两边或四周画一 些dummy电阻，以保护内部电阻。
电阻的布局
一般画电阻时， 都会在两边或四 周画一些dummy 电阻，以保护内 部电阻。
输入管P型P0，P1管，输入差分对管要求有比较高 的匹配性，以增强输入灵敏度，二者均m=1，这样， 输入管的匹配性不容易做好，在画版图的时候，必须 两边各加一个dummy管，使用与P0，P1相同W的 dummy管。
因此我们在设计的时候，要考虑到匹配性，应尽量避 免对管的m=1，或采用相同W和衬底的MOS做它们的 dummy管。
OP中MOS 的匹配
A和B均采用单管非镜像设计，以质心O作为对 称源来实现匹配，此时匹配最佳。
OP中MOS 的匹配
OP中MOS 的匹配
若由于布局空间限制，我们有可以采用效果略 差的DABBAD（D表示DUMMY）布局方式。
DUMMY管的L= min width，W=WA=WB
OP中MOS 的匹配