基于FPGA的高精度时间数字转换方法研究
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＊ 基金项目：２０１２ 年度河北省科学技术研究与发展计划 资助项目（１２２１２１７０）
- 76 -
和测量精度成反比，导致在需要高精度大范围的时间
[4]
间隔测量场合应用起来具有一定的局限性 。 随着可编程逻辑器件技术的不断发展，现场可编
程门阵列内部逻辑延时越来越小，集成度越来越高， 采用FPGA实现高精度的TDC变得更加可行。和专用 TDC芯片相比，采用FPGA设计的TDC具有测量精度 高、测量范围灵活多变、成本更低、应用范围更广的优
位链实现抽头延迟线的技术细节，以Altera公司的CycloneIII系列FPGA芯片实现了TDC的模型设计，并通过时序仿
真完成了对该TDC模型的性能测试，有效地提高了时间测量精度。最小测量精度达71ps，测量范围约为0.67s。
关键词：时间间隔测量；时间数字转换；延迟线内插法；现场可编程门阵列
中图分类号：TM935
第 51 卷 第 2 期 2014 年 1 月 25 日
电测与仪表 Electrical Measurement & Instrumentation
Vol.51 No.2 Jan.25,2014
基于FPGA的高精度时间数字转换方法研究*
பைடு நூலகம்
安国臣，张秀清，王晓君，刁彦华
（河北科技大学 信息科学与工程学院，石家庄 050018）
Vol.51 No.2 Jan.25,2014
［8-9］
主要有游标法、抽头延迟线法、差分延迟线法等 。 本文采用的是延迟线内插法实现TDC的设计。 1.1 延迟线内插法的实现结构
［10-11］
延迟线内插法 实现TDC的结构如图1所示， 该结构包括两部分：粗测部分和细测部分。粗测部分 是一个由闸门信号START和STOP控制的计数器，如 图1（a）所示。START和STOP的上升沿控制计数器的 启和停，完成时间间隔的粗测，测量误差为±1个时钟 周期。计数器的位数（N）和时钟周期（T0）决定了TDC 的动态测量范围（NT0），改变N或T0就能改变TDC的量 程。细测部分的结构如图1（b）所示，它由n个级联的基 本延迟单元、n个D触发器和一个优先级编码器组成。 基本延迟单元的延迟时间为τ，延时τ的大小决定了 TDC的测量精度。n个单元构成一条延迟为nτ的延迟 线，START或STOP信号作为延迟线的输入信号经过 延迟线进行传播，每个延迟单元的输出作为D触发器 的输入，所有D触发器都采用同一LOCK作为时钟来 产出同步节拍，当LOCK上升沿到来时通过D触发器 能锁定延迟线上信号传输的状态，D触发器的输出经 过优先级编码器编码得到高电平“1”的个数（n0），n0τ 即为START或STOP上升沿与相邻时钟沿间的时间间 隔的细测值。
［5-7］
点 。为此，本文介绍一种基于FPGA的高精度TDC 的实现方法。 1 TDC原理介绍
实现TDC的方法有模拟和数字两类。模拟方法主 要有时间间隔扩展法和时间-幅度转换法；数字方法
第 51 卷 第 2 期 2014 年 1 月 25 日
电测与仪表 Electrical Measurement & Instrumentation
差，严重影响TDC的性能。 FPGA内部的每个逻辑阵列（LAB）都有一条快速
进位链，LAB中每个LE有一条进位链连接通道，如图5 所示。LE有两种操作模式：正常模式和算法模式， QuartusII软件在编译时自动根据设计信息选择LE的 操作模式。算法模式下可以很好的实现加法器、计数 器、比较器等计算逻辑。每个LE可以分成两个三输入 的LUT，可以实现一个一位的全加器。LE单元的进位 链的输入CIN和输出COUT只能连接上一级的COUT和 下一级的CIN，不能连接到输入输出端口上，如果想连
本设计采用的是CycloneIII内部专用进位链来实 现抽头延迟线。进位链的级联结构是通过定制一个多 位的加法器来产生的，如图6（a）所示。多位加法器的 每一位都通过一个LE单元构成一个一位的全加器，n 个LE构成一个n位的加法器。固定好加法器的输入端 后，整个加法器会预先计算加法器的输出值。当真实 的进位信号到来时，每一位全加器的进位输入会选择
China）
Abstract: High -precision time interval measurement is a key technology in the field of satellite timing, telemetry and passive positioning. A new method based on monolithic field programmable gate array（FPGA）implementation of time-to-digita（l TDC）is proposed in this paper. Detailed delay line interpolation structure and working principle are introduced. After analyzing and comparing several implementations of the delay line, the technical details of tapped delay line based on FPGA internal carry chain is given, with the TDC model design achieved by Altera Corporation CycloneIII series FPGA chip. The timing simulating results of the performance testing of the TDC model show a great improvement of time measuring accuracy with the smallest measurement accuracy as 71ps and ,the measuring range of approximately as 0.67s. Key words: time interval measurements, TDC, delay line interpolation method, FPGA
文献标识码：B
文章编号：1001-1390（2014）02-0076-05
Research on High-Precision Time-to-Digital Conversion Based on FPGA
AN Guo-chen, ZHANG Xiu-qing, WANG Xiao-jun, DIAO Yan-hua （Institute of information science and engineering, Hebei university of science and technology, Shijiazhuang 050018,
摘要：高精度时间间隔测量是卫星授时、遥测及无源定位等领域中的一项关键技术，为此提出一种基于单片现场
可编程门阵列（Field Programmable Gate Array，FPGA）实现时间数字转换（Time-to-Digital Conversion，TDC）的方
法，详细介绍了延迟线内插法的结构及工作原理，分析并比较了几种实现延迟线的方法，给出了利用FPGA内部进
度等性能，因此延迟单元的设计是整个TDC实现的关
键 。 在 FPGA 中 实 现 延 迟 单 元 的 方 法 主 要 有 ：门 延
［12］
［13］
［14］
时 、LCELL延时 、进位链延时 等。
门延时和LCELL延时是通过FPGA内部逻辑单元
（LE）中的查找表（LUT）结构实现的。如图4所示，LE单
（ａ）粗测部分
（ｂ）细测部分
图1 延迟线内插法实现TDC的结构图 Fig.1 Block diagram of TDC based on delay
line interpolation method
1.2 延迟线内插法的时差测量原理 如图2所示，START与STOP上升沿间的时间间隔
ΔT分为三部分：时钟沿Lock1和Lock2间的时间间隔 nT0；START与Lock1间的时间间隔ΔT1；STOP与Lock2间 的 时 间 间 隔 ΔT2。 它 们 之 间 的 关 系 为 ：ΔT =nT0 +ΔT1ΔT2。从粗计器中读出nT0；ΔT1和ΔT2可以通过抽头延迟 线测出，三者经运算即可得到准确的时间间隔测量值。 2 TDC实现方法
0引言 高精度时间间隔测量是由多学科、多技术领域交
叉形成的一门专业技术，在卫星授时、原子物理、天文 实验、遥测遥控、激光测距及高精度无源定位中有着 广泛应用，现已成为军事通信、卫星定位等航空航天
［1-3］
和国防军事中不可或缺的关键技术 。 目前，国外一些集成电路生产厂家已经成功推出
一些专用的时间数字转换器，如德国acam公司推出的 TDC-GP系列芯片，这些专用TDC芯片的测量精度都 非常高，一般都在ns级以下，然而动态测量范围往往
[6]
接到端口，需插入一级缓冲器，如LCELL单元 。 信号通过进位链的输入（CIN）和输出（COUT）的
时间延时非常小，这种延时在同一器件中的不同进位 链中表现出很好的一致性，而且这种特殊的结构受器 件温度和供电电压影响较小，因此，使用进位链级联 形成的延迟线表现出很好的线性特性，能有效改善 TDC的整体性能。 2.2 采用进位链实现抽头延迟线
图2 延迟线内插法测量原理示意图 Fig.2 Principle diagram of delay line interpolation
method
实现了TDC的模型。该TDC模型的系统组成如图3所 示，主要分为四部分：时钟变换单元、粗测单元、细测 单 元 和 运 算 单 元 。 时 钟 变 换 单 元 记 录 与 START 和 STOP 信 号 沿 相 邻 最 近 的 CLOCK 时 钟 沿 ， 分 别 为 LOCKA和LOCKB；粗测单元是一个计数器，由START 和STOP信号分别控制其开始和停止计数；细测单元 由抽头延迟线和编码逻辑组成，编码逻辑的输出为细 测值；运算单元完成粗测值和细测值之间的运算，得 到最后的测量结果。
Vol.51 No.2 Jan.25,2014
图4 LE中LUT内部结构示意图 Fig.4 Internal block diagram of LUT 储单元中，然后根据4个输入端的值来驱动内部的开 关电路，选择对应的存储单元的输出。ABCD四个输入 端到输出端COMBOUT的延时主要表现在内部开关的 动作延时和内部路径的延时。其中主要是内部开关动 作的延时，ABCD到COMBOUT的延时不一致，原因是 通过的开关数量不一样。LCELL和门构成的延时电路 都经过LUT结构，综合结果的不同会影响实际的性 能，而且受器件温度和供电电压影响比较大。因此用 门延迟单元或LCELL延迟单元级联构成的延迟线对 时间间隔进行细测时，会导致测量结果存在非线性误
- 78 -
图5 LE结构示意图 Fig.5 Internal block diagram of LE
第 51 卷 第 2 期 2014 年 1 月 25 日
（ａ）多位加法器
电测与仪表 Electrical Measurement & Instrumentation
本 设 计 采 用 VHDL 语 言 ， 利 用 Altera 公 司 的 Cyclone III系列型号为EP3C120F484C8的FPGA芯片
图3 TDC模型示意图 Fig.3 Model of TDC
2.1 在FPGA内部实现延迟线方法比较
抽头延迟线中延迟单元的一致性、稳定性和最小
延迟单元的延迟时间τ决定着TDC的非线性和测量精
元的查找表本质就是一个16×1的RAM。一个4输入的
LUT可以实现任何4输入的组合逻辑。LUT事先计算4
输入组合逻辑的真值表，并将16个值存储或掩膜到存
- 77 -
第 51 卷 第 2 期 2014 年 1 月 25 日
电测与仪表 Electrical Measurement & Instrumentation
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和测量精度成反比，导致在需要高精度大范围的时间
[4]
间隔测量场合应用起来具有一定的局限性 。 随着可编程逻辑器件技术的不断发展，现场可编
程门阵列内部逻辑延时越来越小，集成度越来越高， 采用FPGA实现高精度的TDC变得更加可行。和专用 TDC芯片相比，采用FPGA设计的TDC具有测量精度 高、测量范围灵活多变、成本更低、应用范围更广的优
位链实现抽头延迟线的技术细节，以Altera公司的CycloneIII系列FPGA芯片实现了TDC的模型设计，并通过时序仿
真完成了对该TDC模型的性能测试，有效地提高了时间测量精度。最小测量精度达71ps，测量范围约为0.67s。
关键词：时间间隔测量；时间数字转换；延迟线内插法；现场可编程门阵列
中图分类号：TM935
第 51 卷 第 2 期 2014 年 1 月 25 日
电测与仪表 Electrical Measurement & Instrumentation
Vol.51 No.2 Jan.25,2014
基于FPGA的高精度时间数字转换方法研究*
பைடு நூலகம்
安国臣，张秀清，王晓君，刁彦华
（河北科技大学 信息科学与工程学院，石家庄 050018）
Vol.51 No.2 Jan.25,2014
［8-9］
主要有游标法、抽头延迟线法、差分延迟线法等 。 本文采用的是延迟线内插法实现TDC的设计。 1.1 延迟线内插法的实现结构
［10-11］
延迟线内插法 实现TDC的结构如图1所示， 该结构包括两部分：粗测部分和细测部分。粗测部分 是一个由闸门信号START和STOP控制的计数器，如 图1（a）所示。START和STOP的上升沿控制计数器的 启和停，完成时间间隔的粗测，测量误差为±1个时钟 周期。计数器的位数（N）和时钟周期（T0）决定了TDC 的动态测量范围（NT0），改变N或T0就能改变TDC的量 程。细测部分的结构如图1（b）所示，它由n个级联的基 本延迟单元、n个D触发器和一个优先级编码器组成。 基本延迟单元的延迟时间为τ，延时τ的大小决定了 TDC的测量精度。n个单元构成一条延迟为nτ的延迟 线，START或STOP信号作为延迟线的输入信号经过 延迟线进行传播，每个延迟单元的输出作为D触发器 的输入，所有D触发器都采用同一LOCK作为时钟来 产出同步节拍，当LOCK上升沿到来时通过D触发器 能锁定延迟线上信号传输的状态，D触发器的输出经 过优先级编码器编码得到高电平“1”的个数（n0），n0τ 即为START或STOP上升沿与相邻时钟沿间的时间间 隔的细测值。
［5-7］
点 。为此，本文介绍一种基于FPGA的高精度TDC 的实现方法。 1 TDC原理介绍
实现TDC的方法有模拟和数字两类。模拟方法主 要有时间间隔扩展法和时间-幅度转换法；数字方法
第 51 卷 第 2 期 2014 年 1 月 25 日
电测与仪表 Electrical Measurement & Instrumentation
差，严重影响TDC的性能。 FPGA内部的每个逻辑阵列（LAB）都有一条快速
进位链，LAB中每个LE有一条进位链连接通道，如图5 所示。LE有两种操作模式：正常模式和算法模式， QuartusII软件在编译时自动根据设计信息选择LE的 操作模式。算法模式下可以很好的实现加法器、计数 器、比较器等计算逻辑。每个LE可以分成两个三输入 的LUT，可以实现一个一位的全加器。LE单元的进位 链的输入CIN和输出COUT只能连接上一级的COUT和 下一级的CIN，不能连接到输入输出端口上，如果想连
本设计采用的是CycloneIII内部专用进位链来实 现抽头延迟线。进位链的级联结构是通过定制一个多 位的加法器来产生的，如图6（a）所示。多位加法器的 每一位都通过一个LE单元构成一个一位的全加器，n 个LE构成一个n位的加法器。固定好加法器的输入端 后，整个加法器会预先计算加法器的输出值。当真实 的进位信号到来时，每一位全加器的进位输入会选择
China）
Abstract: High -precision time interval measurement is a key technology in the field of satellite timing, telemetry and passive positioning. A new method based on monolithic field programmable gate array（FPGA）implementation of time-to-digita（l TDC）is proposed in this paper. Detailed delay line interpolation structure and working principle are introduced. After analyzing and comparing several implementations of the delay line, the technical details of tapped delay line based on FPGA internal carry chain is given, with the TDC model design achieved by Altera Corporation CycloneIII series FPGA chip. The timing simulating results of the performance testing of the TDC model show a great improvement of time measuring accuracy with the smallest measurement accuracy as 71ps and ,the measuring range of approximately as 0.67s. Key words: time interval measurements, TDC, delay line interpolation method, FPGA
文献标识码：B
文章编号：1001-1390（2014）02-0076-05
Research on High-Precision Time-to-Digital Conversion Based on FPGA
AN Guo-chen, ZHANG Xiu-qing, WANG Xiao-jun, DIAO Yan-hua （Institute of information science and engineering, Hebei university of science and technology, Shijiazhuang 050018,
摘要：高精度时间间隔测量是卫星授时、遥测及无源定位等领域中的一项关键技术，为此提出一种基于单片现场
可编程门阵列（Field Programmable Gate Array，FPGA）实现时间数字转换（Time-to-Digital Conversion，TDC）的方
法，详细介绍了延迟线内插法的结构及工作原理，分析并比较了几种实现延迟线的方法，给出了利用FPGA内部进
度等性能，因此延迟单元的设计是整个TDC实现的关
键 。 在 FPGA 中 实 现 延 迟 单 元 的 方 法 主 要 有 ：门 延
［12］
［13］
［14］
时 、LCELL延时 、进位链延时 等。
门延时和LCELL延时是通过FPGA内部逻辑单元
（LE）中的查找表（LUT）结构实现的。如图4所示，LE单
（ａ）粗测部分
（ｂ）细测部分
图1 延迟线内插法实现TDC的结构图 Fig.1 Block diagram of TDC based on delay
line interpolation method
1.2 延迟线内插法的时差测量原理 如图2所示，START与STOP上升沿间的时间间隔
ΔT分为三部分：时钟沿Lock1和Lock2间的时间间隔 nT0；START与Lock1间的时间间隔ΔT1；STOP与Lock2间 的 时 间 间 隔 ΔT2。 它 们 之 间 的 关 系 为 ：ΔT =nT0 +ΔT1ΔT2。从粗计器中读出nT0；ΔT1和ΔT2可以通过抽头延迟 线测出，三者经运算即可得到准确的时间间隔测量值。 2 TDC实现方法
0引言 高精度时间间隔测量是由多学科、多技术领域交
叉形成的一门专业技术，在卫星授时、原子物理、天文 实验、遥测遥控、激光测距及高精度无源定位中有着 广泛应用，现已成为军事通信、卫星定位等航空航天
［1-3］
和国防军事中不可或缺的关键技术 。 目前，国外一些集成电路生产厂家已经成功推出
一些专用的时间数字转换器，如德国acam公司推出的 TDC-GP系列芯片，这些专用TDC芯片的测量精度都 非常高，一般都在ns级以下，然而动态测量范围往往
[6]
接到端口，需插入一级缓冲器，如LCELL单元 。 信号通过进位链的输入（CIN）和输出（COUT）的
时间延时非常小，这种延时在同一器件中的不同进位 链中表现出很好的一致性，而且这种特殊的结构受器 件温度和供电电压影响较小，因此，使用进位链级联 形成的延迟线表现出很好的线性特性，能有效改善 TDC的整体性能。 2.2 采用进位链实现抽头延迟线
图2 延迟线内插法测量原理示意图 Fig.2 Principle diagram of delay line interpolation
method
实现了TDC的模型。该TDC模型的系统组成如图3所 示，主要分为四部分：时钟变换单元、粗测单元、细测 单 元 和 运 算 单 元 。 时 钟 变 换 单 元 记 录 与 START 和 STOP 信 号 沿 相 邻 最 近 的 CLOCK 时 钟 沿 ， 分 别 为 LOCKA和LOCKB；粗测单元是一个计数器，由START 和STOP信号分别控制其开始和停止计数；细测单元 由抽头延迟线和编码逻辑组成，编码逻辑的输出为细 测值；运算单元完成粗测值和细测值之间的运算，得 到最后的测量结果。
Vol.51 No.2 Jan.25,2014
图4 LE中LUT内部结构示意图 Fig.4 Internal block diagram of LUT 储单元中，然后根据4个输入端的值来驱动内部的开 关电路，选择对应的存储单元的输出。ABCD四个输入 端到输出端COMBOUT的延时主要表现在内部开关的 动作延时和内部路径的延时。其中主要是内部开关动 作的延时，ABCD到COMBOUT的延时不一致，原因是 通过的开关数量不一样。LCELL和门构成的延时电路 都经过LUT结构，综合结果的不同会影响实际的性 能，而且受器件温度和供电电压影响比较大。因此用 门延迟单元或LCELL延迟单元级联构成的延迟线对 时间间隔进行细测时，会导致测量结果存在非线性误
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图5 LE结构示意图 Fig.5 Internal block diagram of LE
第 51 卷 第 2 期 2014 年 1 月 25 日
（ａ）多位加法器
电测与仪表 Electrical Measurement & Instrumentation
本 设 计 采 用 VHDL 语 言 ， 利 用 Altera 公 司 的 Cyclone III系列型号为EP3C120F484C8的FPGA芯片
图3 TDC模型示意图 Fig.3 Model of TDC
2.1 在FPGA内部实现延迟线方法比较
抽头延迟线中延迟单元的一致性、稳定性和最小
延迟单元的延迟时间τ决定着TDC的非线性和测量精
元的查找表本质就是一个16×1的RAM。一个4输入的
LUT可以实现任何4输入的组合逻辑。LUT事先计算4
输入组合逻辑的真值表，并将16个值存储或掩膜到存
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第 51 卷 第 2 期 2014 年 1 月 25 日
电测与仪表 Electrical Measurement & Instrumentation