第3章习题

第3章习题

一．单选题：

1．1个触发器可记录一位二进制代码，它有（）个稳态。

A）0 B）1 C）2 D）3

2．对于JK触发器，若J=K，则可完成（）触发器的逻辑功能。

A）D B）RS C）T D）T'

3．对于JK触发器，若K=/J（/代表非号），则可完成（）触发器的逻辑功能。

A）D B）RS C）T D）T'

4．基本RS锁存器输入端禁止的情况为（）。

A）R=1 S=1 B）/R=1 /S=1（/代表非号）

C）R=0 S=0 D）RS=0

5．触发器的异步置位端Set、Clr不能同时取值为（）。

A）Set=1 , Clr=1 B）Set=0, Clr =0

C）Set=1 ,Clr =0 D）Set=0, Clr =1

6．JK触发器在J、K端同时输入高电平，处于（）功能。

A）置0 B）置1 C）保持D）翻转

7．时序逻辑电路的特点是（）。

A）仅由门电路组成B）无反馈通路

C）有记忆功能D）无记忆功能

8．4个触发器构成的8421BCD码计数器共有（）个无效状态。

A）6 B）8 C）10 D）4

9．4位二进制计数器计数容量为（）。

A）4 B）8 C）16 D）10

10．要构成五进制计数器，至少需要（）个触发器。

A）2 B）3 C）4 D）5

11．N进制计数器的特点是设初态后，每来（）个Clk，计数器又重回初态。

A）N-1 B）N+1 C）N D）2N

12．将两片4位二进制同步加法计数器芯片级联，最大可构成（）进制计数器。

A）16 B）255 C）256 D）100

13．由4个触发器组成的二进制加法计数器，当初始状态为1010时，经过（）个Clk 脉冲，计数器的状态会变为0101。

A）4 B）10 C）11 D）16

14．触发器符号中Clk输入端的小圆圈表示（）。

A）高电平有效B）低电平有效C）上升沿触发D）下降沿触发

二．判断题：

1. 触发器有互补的输出，通常规定Q=1 、/Q=0称触发器为0态。

2. D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能。

3. 对于边沿JK触发器，在Clk为高电平期间，当J=K=1时，状态会翻转一次。

4. 经过有限个Clk，可由任意一个无效状态进入有效状态的计数器是能自启动计数器。

5. 计数器在电路组成上的特点是有Clk输入，无其他输入信号。

6. 设计一个同步的计数容量为5的计数器，需要5个触发器。

7. 采用异步清零方式的计数器，当清零信号到来时会立刻产生清零效果。

8. 采用同步清零方式的计数器，当清零信号到来时会立刻产生清零效果。

9. 时序电路中如存在无效状态，应检查是否能自启动。

三．填空题：

1．RS 触发器的功能有（ ），特征方程为（ ）。

2．JK 触发器的功能有（ ），特性方程为（ ）。

3．D 触发器的功能有（ ），特性方程为（ ）。

4．T 型触发器的功能有（ ），特性方程为（ ）。

5．边沿D 触发器的D 端与/Q 端相连，此时触发器的功能为（ ）。

6．在时序电路中，凡是被利用了的状态，都叫做（ ）。

7．在时序电路中，虽然存在无效状态，但他们没有形成循环，这样的时序电路叫做（ ）时序电路。

8．计数器和触发器都属于（ ）电路。

9．如要设计一个由JK 触发器构成的十进制同步加法计数器，需（ ）个JK 触发器。

10．八进制计数器设置初态100后，经过（ ）个CP 脉冲，计数器状态为010。

四．综合题：

1．画出如图所示的触发器的波形图（设初态为0态）：

R S Q

Q

2．画出如图所示的触发器的波形图（设初态为0态）：

3．画出下降沿触发的边沿JK 触发器的波形图（设初态为0态）：

4．分别画出由JK触发器转换成D触发器和T触发器的逻辑电路。

5．利用图(b)所示触发器设计一个能实现图(a)所示状态图的同步时序电路。画出电路逻辑图，并画出初始状态为000的波形图（至少画10个Clk脉冲）。

（a）（b）

6．由2个JK触发器构成的时序电路如图所示，请分析该电路，画出状态图，画出初始状态为00的波形图。

1Z

Clk