同步二、十进制计数器
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同步计数器的分析 同步计数器的分析 - 同步二进制计数器 - 同步十进制计数器
异步计数器的时序图 异步计数器的时序 图
-异步二进制计数器 -异步十进制计数器
退出
计数器
异步计数器
分类
同步计数器
一、按计数进制分为：二进制、十进制、N进制。 二进制计数器： 当输入计数脉冲到来时，按二进制数规律进行计数的电路 十进制计数器： 按十进制数规律进行计数的电路 N进制计数器：
除了二进制、十进制计数器之外的其它进制的计数器
2、按计数器中触发器翻转时序的异同分为： 同步和异步计数器
同步计数器：构成计数器的所有触发器由统一的时钟脉冲CP控制
各触发器之间状态变化是同时进行的。
异步计数器：构成计数器的各触发器不采用统一的时钟脉冲CP控制
3、按计数增减分为：加法计数器、减法计数器
4个JK触发器组成的8421BCD码异步十进制计数器电路 1.逻辑电路图：
1 1 & 1J C1 1 1K Q FF3 Q
1J
Q FF0 C1 Q 1
1J C1 1K
Q FF1 Q
1J
Q FF2 C1 Q
1 1K
1
1K
（1）时钟方程
（2）驱动方程
CP0 CP, CP 1 Q0 , CP 2 Q 1 ，CP 3 Q0
二进制计数器
지역혁신협의회
지역네트워크
향토연구원
21C지역포럼
지역발전협의회
지역사랑시민회의
十进制计数器
十进制计数器
同步二进制加法计数器
同步计数器中，所有触发器的CP端是相连的，CP的 每一个触发沿都会使所有的触发器状态更新。因此不 能使用T’触发器。由JK触发器组成的4位同步二进制 加法计数器，用下降沿触发。 例1 分析下图即加法3位同步加法计数器的工作原理
1001 0000 0000 1001
异步二进制加法计数器
控制触发器的CP端,只有当低位触发器Q由1→0(下降沿)
时,应向高位CP端输出一个进位信号（有效触发沿）,高
位触发器翻转，计数加1。
由JK触发器组成3位异步二进制加法计数器
1.逻辑电路图：
JK触发器都接成T’触发器，下降沿触发。
1
1J C1 FF0
加法计数器：也称递增计数器，每来一个计数脉冲，计数器 按计数规律增加1。 减法计数器：也称递减计数器，每来一个计数脉冲，计数器
按计数规律减少1。
数值 比 较 器 器 同步和 异 步 计数
이제는 협치(Governance) 시대입니다
지역혁신체계(RIS) 구축
二进制计数器
휴먼 네트워크 구축
Benefit 计数器 Gap
0 1 0 1 0 1 0 1 0
0
0 0 0 0 0 1 1 0
0
0 0 0 0 0 1
1
0 0 1 1 0 0 0
0
1 1 1 1 0 0
1
0 0 1 1 0
1
1
0
0 0
1
0
1
3.十进制加法计数器时序图：
1 2 3 4 5 6 7 8 9 10
CP
Q0
Q1
Q2
Q3
Q3Q2Q1Q0 0000 0001 0001 0000
J 0 K0 1
J1 Q3 Q0 , K1 Q0
n n n
J 2 K2 Q1 Q0
n n n
n
n n
J 3 Q2 Q1 Q0 , K3 Q0
（3）输出方程
C Q3 Q0
Q0
n 1
n
n
Q0
n
（4）状态方程
Q1
n 1
(Q3 Q0 ) Q1
n n
n
n来自百度文库
n
Q2
5.工作波形图：
1 CP Q0 Q1 Q2 Q3 Q3Q2Q1Q0 0000 0001 1001 0000 2 3 4 5 6 7 8 9 10
讨论：若考虑延迟时间，异步计数器的状态从 1111→0000的过程？ 可见，异步计数器存在过渡过程，若将状态直接输出 到译码器，将会产生错误的译码，造成误动作。
J 0 K0 1
J1 Q3 , K1 1
n
n
n
n
J 2 K2 1
J3 Q2 Q1 , K4 1
n
n
（3）输出方程
C Q2 Q1 Q0
Q0
n 1
n
n
n
Q0
n
n
（4）状态方程
Q1
n 1
Q3 Q1
n
Q2
Q3
n 1
Q2
n
n 1
Q3 Q2 Q1
n
n
n
出的负跃变也使FF1由1状态翻到0状态，FF2也随之翻到0
状态。这时计数器的状态为Q3Q2Q1Q0＝1000，
Q3
n
=0即使J1=0。因此，在Q3＝1时，FF1只能保持在0状态,
不
可能再次翻转。
输入第9个计数脉冲时，计数器的状态为 Q3Q2Q1Q0＝1001。这时，J3＝0、K3＝1。 输入第10个计数脉冲时，计数器从1001状态返回 到初始的0000状态，电路从而跳过了1010～1111 六个状态，实现了十进制计数，同时Q3端输出一 个负跃变的进位信号。
CP 1
2.工作原理：
3位二进制减法计数器计数状态顺序表如下
计数器状态 计数顺序 0 1 2 3 4 5 6 7 8
Q2
0 1 1 1 1 0 0 0 0
n
Q1
0 1 1 0 0 1 1 0 0
n
Q0
n
0 1 0 1 0 1 0 1 0
异步十进制加法计数器
学习要点：
十进制计数器的逻辑功能，即计数状态顺序表、 工作波形。异步十进制加法计数器是在4位异步 二进制加法计数器的基础上经过适当修改获得的。 它跳过了1010～1111六个状态，利用自然二进制 数的前十个状态0000～1001实现十进制计数。
n
n
n
Q0
n
（4）状态方程
Q1
Q2
n1
Q1 Q0
n n
n
n
n 1
(Q1 Q0 ) Q2
n
2.列计数器状态转换真值表
现态 次态
Q0
n
输出
Q2
0 1 1 1 1 1 0 0 0
n
Q1
0 1 1
n
Q2
1 1
n 1
Q1
1 1
n＋1
Q0
1 0
n 1
B 1 0
0 1 0
1
1 1 0
3.计数状态顺序表
计数器状态 计数顺序 0 1 2 3 4 5 6 7 8 9 10
Q3
0 0 0 0 0 0 0 0 1 1 0
n
Q2
0 0 0 0 1
n
Q1
0
0 1 1 0
n
Q0
n
0
1 0 1 0
1 1 1
0 0 0
0
1 1 0 0 0
1
0 1 0 1 0
4.工作原理
FF0和FF2为T′触发器。
Q3
n1
(Q1 Q0 ) Q2
n n n
n
n1
(Q2 Q1 Q0 ) Q3
n
2、列真值表 ：
Q3
0 0
n
Q2
0 0 0
n
Q1
0 0 1
n
Q0
n
Q3
0
n 1
Q2
0 0 0 1 1
n 1
Q1
0 1
n＋1
Q0
1 0 1 0 1 0 1 0 1 0
n 1
Y 0 0 0 0 0 0 0 0 0 1
4. 工作波形（时序图或时序波形）
输入的计数脉冲每经一级触发器，其周期增加一倍， 即频率降低一半。一位二进制计数器就是一个2分频器
CP
Q0
Q1
Q2
异步二进制减法计数器
二进制数的减法运算规则：
1－1＝0， 0－1不够，向相邻高位借位，1－0＝1；
各触发器应满足的条件：
每当CP有效触发沿到来时，触发器翻转一次，即用T′触发
0 0 0
n 1
Q1
0 1 1
n＋1
Q0
1 0 1
n 1
C 0 0 0 0 0 0
0
0
1 1 0 0
1
0 1 0 1
1 1 1 1 0
0
0 1 1 0
0
1 0
1
1
0
1
1
0
0
1
3.逻辑功能 八进制计数器
同步二进制减法计数器
同步计数器中，所有触发器的CP端是相连的，CP的每 一个触发沿都会使所有的触发器状态更新。因此不能 使用T’触发器。在同步二进制减法计数器中存在一个 向高位借位的问题。 例2 分析下列3位减法计数器的逻辑电路。
设计数器从Q3Q2Q1Q0＝0000状态开始计数。这时 J1 Q3 n 1 FF1也为T′触发器。 因此，输入前8个计数脉冲时，计数器按异步二进制加法 计数规律计数。在输入第7个计数脉冲时，计数器的状态 为Q3Q2Q1Q0＝0111。这时，J3＝Q2Q1＝1、K3＝1。 输入第8个计数脉冲时，FF0由1状态翻到0状态，Q0输出的 负跃变。一方面使FF3由0状态翻到1状态；与此同时，Q0输
0
0 0 1
1
1 0 1
0
0 0 0
0
0 0 1 1 0
1
1 0 1 0 1
0
0
1
0 0
0
1 0
0
0 0
0
同步十进制加法计数器
例3 分析下列同步十进制加法计数器逻辑电路：
进位 C
& F0 1 J Q J F1 Q & J F2 Q & J F3 Q
1
K
Q
K
Q
K
Q
K
Q
CP
1.写方程： （1）时钟方程 CP3 CP2 CP1 CP0 CP （2）驱动方程
1 F0 J C1 1 K Q Q
.
F1 J C1 K Q Q &
.
进位C F2 J C1 K Q Q &
CP
1.写方程：
（1）时钟方程
（2）驱动方程 （3）输出方程
CP2 CP 1 CP 0 CP
J 0 K0 1
J1 K1 Q0
n n n
J 2 K2 Q1 Q0 C Q2 Q1 Q0
n
n
n
Q0
n
Q1
n 1
Q1
n
Q2
n 1
Q2
n
2. 工作原理
异步置0端 RD 上加负脉冲，各触发器都为0状态， 即Q3Q2Q1Q0＝0000状态。在计数过程中，为高电平。只 要低位触发器由1状态翻到0状态，相邻高位触发器接收 到有效CP触发沿，T′的状态便翻转。
3. 状态转换顺序表
Q
1
1J FF1 C1
Q
1
1J FF2 C1
Q
1
1K
Q
1
1K
Q
1
1K
Q
（1）时钟方程 （2）驱动方程
CP 1 CP, CP 2 Q0 , CP 3 Q 1
J 0 K0 1
J1 K1 1 J 2 K2 1
n
n
（3）输出方程 （4）状态方程
C Q2 Q1 Q0
Q0
n 1
Q2
0 0
n
Q1
0 0 1 1 0 0 0 0 1 1
n
Q0
n
Q2
0 0 0 1 1
n 1
Q1
0 1
n＋1
Q0
1 0 1 0 1 0 1 0 1 0
n 1
Y 0 0 0 0 0 0 0 0 0 1
0 1 0 1 0 1 0 1 0 1
0
0 1 1 1 1 1 1
1
0 0 1 0 1 1 0
1
1 1 1 0
Q0
n 1
n
n
n
Q0
n
（4）状态方程
Q1 Q2
n1
Q1 Q0
n n
n
n
n1
(Q1 Q0 ) Q2
n
2.列状态转换真值表
与或式（状态方程）→真值表（状态转换真值表） 将现态看成是输入变量，次态看成是输出函数
现态 次态
Q0
n
输出
Q2
0 0 0 0 1 1 1 1
n
Q1
0
n
Q2
器。 控制触发器的CP端，只有当低位触发器Q由0→1(上升沿) 发器翻转，计数减1。
时，应向高位CP端输出一个借位信号（有效触发沿），高位触
由JK触发器组成的3位二进制减法计数器 1.逻辑电路图： FF2～FF0都为T’触发器，下降沿触发。
1 1J C1 1K FF0 1 Q 1 1J FF1 C1 Q 1K Q 1 Q 1 1J FF2 C1 1K Q Q
借位B
1 J
F0 Q
1
K
Q
. .
F1 J Q
K
Q
&
. .
F2 J Q
&
K
Q
CP
1.写方程：
（1）时钟方程
（2）驱动方程
CP2 CP 1 CP 0 CP
J 0 K0 1
J1 K1 Q0
n
J 2 K 2 Q1 Q0
n
n
（3）输出方程
B Q2 Q1 Q0
Q0
n 1
异步计数器的时序图 异步计数器的时序 图
-异步二进制计数器 -异步十进制计数器
退出
计数器
异步计数器
分类
同步计数器
一、按计数进制分为：二进制、十进制、N进制。 二进制计数器： 当输入计数脉冲到来时，按二进制数规律进行计数的电路 十进制计数器： 按十进制数规律进行计数的电路 N进制计数器：
除了二进制、十进制计数器之外的其它进制的计数器
2、按计数器中触发器翻转时序的异同分为： 同步和异步计数器
同步计数器：构成计数器的所有触发器由统一的时钟脉冲CP控制
各触发器之间状态变化是同时进行的。
异步计数器：构成计数器的各触发器不采用统一的时钟脉冲CP控制
3、按计数增减分为：加法计数器、减法计数器
4个JK触发器组成的8421BCD码异步十进制计数器电路 1.逻辑电路图：
1 1 & 1J C1 1 1K Q FF3 Q
1J
Q FF0 C1 Q 1
1J C1 1K
Q FF1 Q
1J
Q FF2 C1 Q
1 1K
1
1K
（1）时钟方程
（2）驱动方程
CP0 CP, CP 1 Q0 , CP 2 Q 1 ，CP 3 Q0
二进制计数器
지역혁신협의회
지역네트워크
향토연구원
21C지역포럼
지역발전협의회
지역사랑시민회의
十进制计数器
十进制计数器
同步二进制加法计数器
同步计数器中，所有触发器的CP端是相连的，CP的 每一个触发沿都会使所有的触发器状态更新。因此不 能使用T’触发器。由JK触发器组成的4位同步二进制 加法计数器，用下降沿触发。 例1 分析下图即加法3位同步加法计数器的工作原理
1001 0000 0000 1001
异步二进制加法计数器
控制触发器的CP端,只有当低位触发器Q由1→0(下降沿)
时,应向高位CP端输出一个进位信号（有效触发沿）,高
位触发器翻转，计数加1。
由JK触发器组成3位异步二进制加法计数器
1.逻辑电路图：
JK触发器都接成T’触发器，下降沿触发。
1
1J C1 FF0
加法计数器：也称递增计数器，每来一个计数脉冲，计数器 按计数规律增加1。 减法计数器：也称递减计数器，每来一个计数脉冲，计数器
按计数规律减少1。
数值 比 较 器 器 同步和 异 步 计数
이제는 협치(Governance) 시대입니다
지역혁신체계(RIS) 구축
二进制计数器
휴먼 네트워크 구축
Benefit 计数器 Gap
0 1 0 1 0 1 0 1 0
0
0 0 0 0 0 1 1 0
0
0 0 0 0 0 1
1
0 0 1 1 0 0 0
0
1 1 1 1 0 0
1
0 0 1 1 0
1
1
0
0 0
1
0
1
3.十进制加法计数器时序图：
1 2 3 4 5 6 7 8 9 10
CP
Q0
Q1
Q2
Q3
Q3Q2Q1Q0 0000 0001 0001 0000
J 0 K0 1
J1 Q3 Q0 , K1 Q0
n n n
J 2 K2 Q1 Q0
n n n
n
n n
J 3 Q2 Q1 Q0 , K3 Q0
（3）输出方程
C Q3 Q0
Q0
n 1
n
n
Q0
n
（4）状态方程
Q1
n 1
(Q3 Q0 ) Q1
n n
n
n来自百度文库
n
Q2
5.工作波形图：
1 CP Q0 Q1 Q2 Q3 Q3Q2Q1Q0 0000 0001 1001 0000 2 3 4 5 6 7 8 9 10
讨论：若考虑延迟时间，异步计数器的状态从 1111→0000的过程？ 可见，异步计数器存在过渡过程，若将状态直接输出 到译码器，将会产生错误的译码，造成误动作。
J 0 K0 1
J1 Q3 , K1 1
n
n
n
n
J 2 K2 1
J3 Q2 Q1 , K4 1
n
n
（3）输出方程
C Q2 Q1 Q0
Q0
n 1
n
n
n
Q0
n
n
（4）状态方程
Q1
n 1
Q3 Q1
n
Q2
Q3
n 1
Q2
n
n 1
Q3 Q2 Q1
n
n
n
出的负跃变也使FF1由1状态翻到0状态，FF2也随之翻到0
状态。这时计数器的状态为Q3Q2Q1Q0＝1000，
Q3
n
=0即使J1=0。因此，在Q3＝1时，FF1只能保持在0状态,
不
可能再次翻转。
输入第9个计数脉冲时，计数器的状态为 Q3Q2Q1Q0＝1001。这时，J3＝0、K3＝1。 输入第10个计数脉冲时，计数器从1001状态返回 到初始的0000状态，电路从而跳过了1010～1111 六个状态，实现了十进制计数，同时Q3端输出一 个负跃变的进位信号。
CP 1
2.工作原理：
3位二进制减法计数器计数状态顺序表如下
计数器状态 计数顺序 0 1 2 3 4 5 6 7 8
Q2
0 1 1 1 1 0 0 0 0
n
Q1
0 1 1 0 0 1 1 0 0
n
Q0
n
0 1 0 1 0 1 0 1 0
异步十进制加法计数器
学习要点：
十进制计数器的逻辑功能，即计数状态顺序表、 工作波形。异步十进制加法计数器是在4位异步 二进制加法计数器的基础上经过适当修改获得的。 它跳过了1010～1111六个状态，利用自然二进制 数的前十个状态0000～1001实现十进制计数。
n
n
n
Q0
n
（4）状态方程
Q1
Q2
n1
Q1 Q0
n n
n
n
n 1
(Q1 Q0 ) Q2
n
2.列计数器状态转换真值表
现态 次态
Q0
n
输出
Q2
0 1 1 1 1 1 0 0 0
n
Q1
0 1 1
n
Q2
1 1
n 1
Q1
1 1
n＋1
Q0
1 0
n 1
B 1 0
0 1 0
1
1 1 0
3.计数状态顺序表
计数器状态 计数顺序 0 1 2 3 4 5 6 7 8 9 10
Q3
0 0 0 0 0 0 0 0 1 1 0
n
Q2
0 0 0 0 1
n
Q1
0
0 1 1 0
n
Q0
n
0
1 0 1 0
1 1 1
0 0 0
0
1 1 0 0 0
1
0 1 0 1 0
4.工作原理
FF0和FF2为T′触发器。
Q3
n1
(Q1 Q0 ) Q2
n n n
n
n1
(Q2 Q1 Q0 ) Q3
n
2、列真值表 ：
Q3
0 0
n
Q2
0 0 0
n
Q1
0 0 1
n
Q0
n
Q3
0
n 1
Q2
0 0 0 1 1
n 1
Q1
0 1
n＋1
Q0
1 0 1 0 1 0 1 0 1 0
n 1
Y 0 0 0 0 0 0 0 0 0 1
4. 工作波形（时序图或时序波形）
输入的计数脉冲每经一级触发器，其周期增加一倍， 即频率降低一半。一位二进制计数器就是一个2分频器
CP
Q0
Q1
Q2
异步二进制减法计数器
二进制数的减法运算规则：
1－1＝0， 0－1不够，向相邻高位借位，1－0＝1；
各触发器应满足的条件：
每当CP有效触发沿到来时，触发器翻转一次，即用T′触发
0 0 0
n 1
Q1
0 1 1
n＋1
Q0
1 0 1
n 1
C 0 0 0 0 0 0
0
0
1 1 0 0
1
0 1 0 1
1 1 1 1 0
0
0 1 1 0
0
1 0
1
1
0
1
1
0
0
1
3.逻辑功能 八进制计数器
同步二进制减法计数器
同步计数器中，所有触发器的CP端是相连的，CP的每 一个触发沿都会使所有的触发器状态更新。因此不能 使用T’触发器。在同步二进制减法计数器中存在一个 向高位借位的问题。 例2 分析下列3位减法计数器的逻辑电路。
设计数器从Q3Q2Q1Q0＝0000状态开始计数。这时 J1 Q3 n 1 FF1也为T′触发器。 因此，输入前8个计数脉冲时，计数器按异步二进制加法 计数规律计数。在输入第7个计数脉冲时，计数器的状态 为Q3Q2Q1Q0＝0111。这时，J3＝Q2Q1＝1、K3＝1。 输入第8个计数脉冲时，FF0由1状态翻到0状态，Q0输出的 负跃变。一方面使FF3由0状态翻到1状态；与此同时，Q0输
0
0 0 1
1
1 0 1
0
0 0 0
0
0 0 1 1 0
1
1 0 1 0 1
0
0
1
0 0
0
1 0
0
0 0
0
同步十进制加法计数器
例3 分析下列同步十进制加法计数器逻辑电路：
进位 C
& F0 1 J Q J F1 Q & J F2 Q & J F3 Q
1
K
Q
K
Q
K
Q
K
Q
CP
1.写方程： （1）时钟方程 CP3 CP2 CP1 CP0 CP （2）驱动方程
1 F0 J C1 1 K Q Q
.
F1 J C1 K Q Q &
.
进位C F2 J C1 K Q Q &
CP
1.写方程：
（1）时钟方程
（2）驱动方程 （3）输出方程
CP2 CP 1 CP 0 CP
J 0 K0 1
J1 K1 Q0
n n n
J 2 K2 Q1 Q0 C Q2 Q1 Q0
n
n
n
Q0
n
Q1
n 1
Q1
n
Q2
n 1
Q2
n
2. 工作原理
异步置0端 RD 上加负脉冲，各触发器都为0状态， 即Q3Q2Q1Q0＝0000状态。在计数过程中，为高电平。只 要低位触发器由1状态翻到0状态，相邻高位触发器接收 到有效CP触发沿，T′的状态便翻转。
3. 状态转换顺序表
Q
1
1J FF1 C1
Q
1
1J FF2 C1
Q
1
1K
Q
1
1K
Q
1
1K
Q
（1）时钟方程 （2）驱动方程
CP 1 CP, CP 2 Q0 , CP 3 Q 1
J 0 K0 1
J1 K1 1 J 2 K2 1
n
n
（3）输出方程 （4）状态方程
C Q2 Q1 Q0
Q0
n 1
Q2
0 0
n
Q1
0 0 1 1 0 0 0 0 1 1
n
Q0
n
Q2
0 0 0 1 1
n 1
Q1
0 1
n＋1
Q0
1 0 1 0 1 0 1 0 1 0
n 1
Y 0 0 0 0 0 0 0 0 0 1
0 1 0 1 0 1 0 1 0 1
0
0 1 1 1 1 1 1
1
0 0 1 0 1 1 0
1
1 1 1 0
Q0
n 1
n
n
n
Q0
n
（4）状态方程
Q1 Q2
n1
Q1 Q0
n n
n
n
n1
(Q1 Q0 ) Q2
n
2.列状态转换真值表
与或式（状态方程）→真值表（状态转换真值表） 将现态看成是输入变量，次态看成是输出函数
现态 次态
Q0
n
输出
Q2
0 0 0 0 1 1 1 1
n
Q1
0
n
Q2
器。 控制触发器的CP端，只有当低位触发器Q由0→1(上升沿) 发器翻转，计数减1。
时，应向高位CP端输出一个借位信号（有效触发沿），高位触
由JK触发器组成的3位二进制减法计数器 1.逻辑电路图： FF2～FF0都为T’触发器，下降沿触发。
1 1J C1 1K FF0 1 Q 1 1J FF1 C1 Q 1K Q 1 Q 1 1J FF2 C1 1K Q Q
借位B
1 J
F0 Q
1
K
Q
. .
F1 J Q
K
Q
&
. .
F2 J Q
&
K
Q
CP
1.写方程：
（1）时钟方程
（2）驱动方程
CP2 CP 1 CP 0 CP
J 0 K0 1
J1 K1 Q0
n
J 2 K 2 Q1 Q0
n
n
（3）输出方程
B Q2 Q1 Q0
Q0
n 1