噶米第14章集成电路版图设计

1.2 N阱最小间 10. 防止不同电位阱间
距
0
干扰
1.3 N阱内N阱 2.0 保证N阱四周的场
覆盖P+
注N区环的尺寸
1.4 N阱到N阱 8.0 外N+距离
减少闩锁效应
P+、N+有源区设计规则
编 描 述 尺寸
目的与作用
号
2.1 P+、N+有 3.5 保证器件尺寸，
源区宽度
减少窄沟道效应
2.2 P+、N+有 3.5 减少寄生效应
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一维中心对称的MOS管layout
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LEF
• LEF 文件是cell几何信息库的文件格式，根 据LEF文件的信息决定怎样布局，怎样走线， 怎样生成通孔等等。
• 由生产厂商提供。 • 由Cadence的工具Virtuoso的Abstract生成。
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MOS dummy
• 在MOS两侧增加dummy poly。
• 添加dummy管，可以提 供更好的环境一致性。
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RES dummy
• 类似于MOS dummy方法增加dummy，有时会在四 周都加上。
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CAP dummy
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加Ring
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加 Stripes
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Place cells
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生成时序文件
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寄生参数提取
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时序分析
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生成时钟树文件
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调试的方法
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• 第五张mask是p＋mask。 p＋在Nwell中用来定义PMOS管。
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• 第六张mask就是定义接触孔。 腐蚀SiO2到需要接触的层的表面。其次要能够 使金属接触到扩散区或者多晶硅区。
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• 第七张mask就是金属1（metal1）。 需要选择性刻蚀出电路所需要的连接关系。
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版图设计中的相关主题
1. Antenna Effect 2. Dummy 的设计 3. Guard Ring 保护环的设计 4. Match的设计
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Antenna Effect
原因：大片面积的同层金属。导致：收集离子，提 高电势。结果：使氧化层击穿。解决如下：
保证电流在整个栅宽范围 内均匀流动
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Contact层的设计规则
编号 4.1 4.2
x2. 0
2.0
保证与铝布线的良好 接触
保证良好接触
4.3
多晶硅覆盖孔
1.0
防止漏电和短路
4.4
有源区覆盖孔
1.5 防止PN结漏电和短路
4.5
有源区孔到栅
PP+ P-PKT
NWELL
P-sub
Fig. MET5 & MVIA5 pattern
版图设计
• 版图(Layout)它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息 数据。
• 设计规则是如何向电路设计及版图设计工程师精确说明工艺线的加工能力， 就是设计规则描述的内容。包括几何设计规则、电学设计规则、布线规则。
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一个Cell的Abstract
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TLF文件
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第二部分 自动布局布线
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导入文件
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放置I/O
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加Block
层次表示 含义
Nwell
N阱层
Active
N+或P+有源 区层
Poly 多晶硅层
Contact 接触孔层
Metal Pad
金属层
焊盘钝化 层
标示图
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N阱设计规则
编 描 述尺
目的与作用
号
寸
1.1 N阱最小宽 (1μ0m.) 保证光刻精度和器
度
0
件尺寸
1.5 防止源、漏区与栅短
距离
路
4.6
多晶硅孔到有
1.5 防止源、漏区与栅短
源区距离
路
4.7
金属覆盖孔
1.0 保证接触，防止断条
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Metal层的设计规则
编号 5.1
描述 金属宽度
尺寸 2.5
目的与作用 保证铝线的良好电导
5.2
金属间距
2.0
防止铝条短路
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Pad层的设计规则
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0.35umCMOS的工艺层
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SiN
PSG
Pad
MET5
IMD4
IMD3
IMD2 IMD1
Ti/TiN PETEOS
MVIA4
MET4
MVIA3
MET3
MVIA2
MET2
W
W MVIA1
SiN
STI
MET1
PSG
W
USG
TiSi2
NN+
N-PKT
PWELL
• 设计规则反映了性能和成品率之间可能的最好的折衷。规则越保守， 能工作的电路就越多(即成品率越高)。
• 描述几何设计规则的方法：微米规则和λ 规则。
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层次与层次标记
• 把设计过程 抽象成若干 易于处理的 概念性版图 层次，这些 层次代表线 路转换成硅 芯片时所必 需的掩模图 形。
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第十四章 版图设计
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微电子工艺流程简介
主要介绍N阱CMOS工艺流程，用到的wafer 是p型衬底，要用nWELL来构建p沟器件，而 n型MOS管就构建在p衬底上。
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• 第一张mask定义为n-well mask 离子注入：制造nwell。
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• 第二张mask定义为active mask。 有源区用来定义管子的栅以及允许注入的p型或者n型扩散的源漏区。
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• 第三张mask为poly mask： 包含了多晶硅栅以及需要腐蚀成的形状。
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• 第四张mask定义为n＋mask， 用来定义需要注入n＋的区域。
编号 6.1 6.2 6.3 6.4
描述
最小焊盘大小
最小焊盘边间 距
最小金属覆盖 焊盘
焊盘外到有源 区最小距离
尺
目的与作用
寸
90
封装、邦定需要
80 防止信号之间串扰
6.0
保证良好接触
25.0 提高可靠性需要
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电学设计规则
• 电学设计规则给出的是由具体的工艺参数抽象出的电学参 数，是电路与系统设计模拟的依据。
• 设计规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。 因此不同的工艺，就有不同的设计规则。
• 掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图
形尺寸与芯片上物理层的尺寸直接相关。
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版图几何设计规则
• 版图设计规则：是指为了保证电路的功能和一定的成品率而提出的一 组最小尺寸，如最小线宽、最小可开孔、线条之间的最小间距。
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版图验证----DRC and LVS
• 1.设计规则检查(DRC) • 2.版图寄生参数提取(LPE) • 3.寄生电阻提取(PRE) • 4.电气规则检查(ERC) • 5.版图与线路图比较程序(LVS)
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DRC 文件
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Interconnect
• 关键走线与左右或上下走线的屏蔽采用相同层或 中间层连接VSS来处理。
• 也可增大两者间的间距来减少耦合。
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Guard Ring的设计
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深阱guard ring
• 提供深阱工艺（DNW），可以用来 有效隔离不同模块间的噪声。
• 不同的工艺线和工艺流程，电学参数有所不同。
• 描述内容：晶体管模型参数、各层薄层电阻、层与层间的 电容等。
• 几何设计规则是图形编辑的依据，电学设计规则是分析计 算的依据。
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• 完成一个反相器的版图设计
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源区间距
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Poly层的设计规则
编号 3.1 3.2 3.3 3.4 3.5
描述
多晶硅最小宽 度
多晶硅间距
与有源区最小 外间距
多晶硅伸出有 源区
与有源区最小 内间距
尺寸 3.0 2.0 1.0 1.5 3.0
目的与作用 保证多晶硅线的必要电导
防止多晶硅联条
保证沟道区尺寸
保证栅长及源、漏区的截 断
• 这种隔离保护技术只应用在1.8V情 况下。且只对NMOS管进行保护。
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MOS的match
• 对于大的宽长比的MOS管，常采用多指结构，降 低栅电阻，减少噪声，提高工作的频率。
• 但是过多的fingers则是不利的。
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MOS管的对称性
• 差分对管：
• insert and delete buffers
• upsize and downsize cells
• change cell position
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布线
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基本布线方式
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布时钟
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生成SDF文件
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