数字钟实验报告

一总体设计

1.1学习内容与要求

1.掌握QuartusⅡ软件的使用；

2.了解CPLD/FPGA的一般开发步骤；

3.熟悉用CPLD/FPGA器件取代传统的中小规模集成电路实现数字电路与系统的方法；

4.了解数字钟的功能要求及设计方法；

5.认识常用元件及使用注意事项

1.2设计要求

1.以数字形式显示时、分、秒的时间；

2.要求手动校时、校分、校秒；

3.调节时间时对应显示位以2Hz频率闪烁；

4.时与分显示之间的小数点常亮；

5.分与秒显示之间的小数点以1Hz频率闪烁；

6、各单元模块设计即可采用原理图方式也可以用Verilog程序进行设计。

1.2设计原理

1.2.1硬件电路原理图

图1-1 硬件电路原理图

1.2.2电源电路

图1－2 电源电路图

当重新接通电源或计数过程出现误差时都需要对时间进行校正，通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正完成后,再转入正常计时状态即可。

1.2.3振荡电路与分频电路

晶体振荡器给数字钟提供一个频率稳定准确的32768Hz的方波信号,可保证数字钟的走时准确及稳定.

分频电路采用T触发器对其分频，每经过一个T触发器对其二分频，所以各点的分频倍数分别为：QD: 24 、QE: 25 、QF: 26 、QG: 27、QH: 28、QI: 29、QJ: 210、QL: 212、QM: 213、QN: 214。此处采用的是32768Hz的晶振，故分频之后QF:512Hz、QI:64Hz、QN:2Hz。电路原理图如图1--3（a）、（b）所示。

（a ）

（b ）

图1－3 振荡电路与分频电路图

1.2.4显示电路

计数器实现了对时间的累计以8421BCD 码形式输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流。

数码管是共阴数码显示管，当其控制端为“0”时，数码显示管显示。显示模块输入时钟频率为512Hz ，显示刷新频率约为85Hz 。电路如图1--4所示：

图1—4 显示电路原理图

1.2.5 CPLD电路原理图

此原理图的MODE和ADD分别控制校正位和其校正位进行加一校正。MODE共有七个状态分别对应六个数码管的校正和正常计数。电路如图2--5所示：

图2－5 CPLD电路原理图

1.2.6 JTAG下载接口原理图

阻

1.2.7数字钟程序总体框图

二详细设计

2.1课程设计思路及其步骤

1、按原理图和元件插件图完成电路的焊接；

2、拟定数字钟的组成框图，划分模块。主要的模块有：计数器电路，多路

数据选择器，三、六﹑七﹑八、十译码器的设计，电源电路，振荡电路与分频电路等。

3、对各个单元模块电路进行逐一设计与波形仿真；

4、总体电路设计与仿真；

5、程序下载与调试。

2.2模块设计

2.2.1设计框图

图2—1 设计框图

2.2.2时间计数器电路

利用7493连成一个六进制计数器，仿真正确后命名为cnt6。

当输入清零信号或Q2Q1Q0为110（即6，产生进位），R01R02进行清零。

图2－2 六进制计数器电路原理图

利用7493连成一个十进制计数器，仿真正确后命名为cnt10。

图2-3 十进制计数器原理图

利用7493连成一个三进制计数器，仿真正确后命名为cnt3。

图2－4 三进制计数器原理图

将三进制、六进制、十进制计数器连接成计数器电路。

图2-5 计数器电路原理图

2.2.3数据选择器电路

参照数字电路设计讲义，连接数据选择器电路。

图2-6 数据选择器电路图

2.2.4译码器电路

参照数字电子技术基础中显示译码器真值表及逻辑表达式，连接译码器电路，以控制显示块显示0～9十个数字。

图2-7 译码器电路原理图

2.2.5比较器电路

Compare 比较器的功能是当需要位选的时候，位选信号与cnt7 传入的信号比较，当二者相等的时候，blinclk可以通过与非门，从而实现被选的那一位以2hz的频率闪烁，其它没有选通的数码管保持常亮。

图2-8 比较器电路原理图

2.2.6 小数点控制电路

该电路的功能是实现小时与分显示之间的小数点常亮，分与秒显示之间的小数点以1Hz频率闪烁，他的实现原理是当第三个数码管（从右往左数）选通时，其为低电平，此时1hz信号能够通过，displaysel[4]是高电平，此时1hz信号也能通过与非门，就可以使该小数点以1hz的频率闪烁，而其他数码管则不亮，当选通第五个数码管时，displaysel[4]为低电平，此时输出一直为高电平，所以数码管常亮，而其他数码管不亮。

2.2.7按键消抖电路

64Hz消抖动模块时钟

由于按键的过程会出现抖动,即在一个周期内有多个上升沿,得不到预想的结果。利用两个D触发器连成一个二位移位寄存器，用64Hz频率对key进行采样，依次寄存在二位移位寄存器中，若前后一致则结果为这个值，若前后不一致则保持原结果。功能如下表所示：

表 2-1

图2-9 按键消抖电路原理图

2.2.8显示电路

图2-10 显示电路原理图

2.3数字钟电路总图

时间调节

时间调节电路分别对应清零、调节小时、调节分钟。

其工作原理为，当左上角的按键每按下一次，cnt7 加一次1，同时74138 芯片译码器输出一个编码，使其中的某一位选通，而其他位被截止，此时，每按左下角的按键一次，可以使选通的那一位加一次一，从而实现调节的功能。

数字钟电路全图

图2-11 数字钟电路全图