数字电路设计与仿真
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ncsim启动仿真核。核调入设计的数据结构，构造事件 序列（时轮），调度并执行事件的机器码。有些事件可 能消失(从不执行)除非限制优化过程。
编译后的所有代码的执行使用同一个核。在交互模式下， 可以使用Tcl命令及其针对NC Verilog的扩展命令来修 改设计和控制仿真。这将在后面进行详细描述
-NOCOPYRIGHT
-- Suppresses printing of
copyright banner
-NOSTDOUT
-- Turn off output to screen
-TIMESCALE <arg>
-- Set default timescale
on Verilog modules.
-ACCESS <arg>
NCLaunch下使用ncverilog的方式
一、终端命令输入 二、图形用户界面
终端命令输入
ncvlog 编译Verilog源文件 (ncvhdl对于 vhdl)
ncelab 描述设计并且生成仿真的 snapshot ncsim 对snapshot进行仿真仿真 或 ncverilog –c source_file ncverilog source_file (run both complier
to compile the VHDL source files that you have selected in the File Browser
NC-Verilog Compiler（ Verilog 编译器）—Launches
ncvlog to compile the Verilog source files that you have selected in the File Browser
NC Verilog是全编译仿真器，它直接将Verilog代码 编译为机器码执行。其过程为：
ncvlog编译Verilog源文件，按照编译指导 (compile directive)检查语义及语法，产生中间数 据。
ncelab按照设计指示构造设计的数据结构，产生可执 行代码。除非对优化进行限制，否则源代码中的元件 (element)可能被优化丢失。产生中间数据。
-- Set default access
visibility. {+rwc} turn on read/write/connectivity.
-FILE <arg>
-- Load command line
arguments from <arg>
-LOADPLI1 <arg>
-- Specify the
-NOWARN <arg>
-- Disables printing of the specified
warning message
-SDF_NO_WARNINGS
-- Do not report SDF warnings
NClaunch的图形界面
NCLaunch Toolbar Buttons
NC-VHDL Compiler（ VHDL 编译器）—Launches ncvhdl
Multiple Step mode 一步步运行 compile, elaborate, and simulate 。如果我们要仿真的文件是VHDL 或者混合语言设计，我们必须选用多步模式。 当然对于verilog 设计也可以用多步模式。 uses the ncvlog and ncelab commands
Verilog-XL简介
Verilog-XL是一个交互式仿真器，过程如下： 读入Verilog描述，进行语义语法检查，处理编译指导
(compiler directive) 在内存中将设计编译为中间格式，将所有模块和实例组装成层次
结构(设计数据结构)。源代码中的每个元件都被重新表示并能在 产生的数据结构找到。 决定仿真的时间精度，在内存中构造一个事件队列的时间数据结 构(时轮) 。 读入、调度并根据事件执行每一个语句。
为了帮助你追踪整个仿真过程，SimVision提供了几个工具： ·控制台窗口 Console Window ·源浏览器 Source Browser ·设计浏览器 Design Browser ·循环阅读器 Cycle Viewer ·原理图追踪 Schematic Tracer ·信号流浏览器 Signal Flow Browser ·波形窗口 Waveform Window ·寄存器窗口 Register Window 这些窗口之间是连接了的，所以如果你在一个窗口中选中了一个
compiled VHDL or Verilog design units
Simulator（仿真/仿真器）—Launches ncsim to simulate
the design
NCBrowse（ NC浏览）—Launches ncbrowse to examine
the messages in the log file that you have selected in the File Browser 波形察看窗口（Waveform Window）
LOGO
数字电路设计与仿真 ---陈俊锐
Contents
1 NCverilog仿真器，Verilog-XL仿真器及NClaunch简介
2
SimVision简介
3
设计过程简介
4
实例解说及演示
NCverilog仿真器， Verilog-XL仿真器 及NClaunch简介
NCverilog简介
NC Verilog仿真器都是基于事件算法的仿真器。仿真 器读入VerilogHDL描述并进行仿真以反映实际硬件的 行为。
-- Load command line
arguments from <arg>rmation
-MESSAGES
-- Specifies printing of
informative messages
-NOCOPYRIGHT of copyright banner
-- Suppresses printing
还可以在NCLaunch上运行像SDF compiler， HDL Analysis and Lint, Code Coverage Analyzer, NCBrowse, and Comparescan. 之类的工具
NClaunch启动的界面 Nclaunch –new&
NClaunch运行模式
the messages in the log file that you have selected in the File Browser 波形察看窗口（Waveform Window）
Simvision简介
Simvision简介
SimVision是一个candence 仿真器统一的图 形化的调试环境。SimVision可以用于调试用 verilog，vhdl，SystemC或者它们混合写成 的数字，仿真，或数模混合电路的设计。
Single Step mode 一步完成compile,elabrate,simulate。但必 须整个设计是用verilog的。 ncverilog command
Tools bar File browser
NClaunch的图形界面
Menu bar
Design browser
I/O Region
<arg>
ຫໍສະໝຸດ Baidu-GUI
-- Enter window mode before running
simulation
-INPUT <arg>
-- Script to be executed during
initialization
-MESSAGES
-- Specifies printing of informative
Ncelab命令
ncelab
用描述器（elaborator）把设计描述成 snapshot的形式 , Snapshot是仿真器将调用 的你的设计的表述，它和其它由compiler和 elaborator产生的中间目标一起保存在库中
ncelab -access +rwc worklib.topmodulename:module
这里我们必须输入-access命令来启动 elaborator
+rwc表示读，写，连接探测
Ncelab命令
ncelab [options] [lib.]cell[:view]
Options:
-MESSAGES
-- Specifies printing of
informative messages
library_name:boot_routine (s) to dynamically load a
PLI1.0 application
Ncsim命令
ncsim [options] [lib.]cell[:view]
Options:
-FILE <arg>
-- Load command line arguments from
你可以在以下几种模式运行SimVision： ·Simulate模式 ·Post-processing environment (PPE)模式
Simulate模式
在Simulate模式下你可以实时的看到仿真的数据。也就是说，你 可以在仿真仿真的过程中就进行数据的分析。你可以通过对设计 设置断点和分步来达到控制仿真的。
NC-Verilog Compiler（ Verilog 编译器）—Launches
ncvlog to compile the Verilog source files that you have selected in the File Browser
Elaborator（描述器）—Launches ncelab to elaborate the
NClaunch中的tools
NClaunch中的utilities
NCLaunch Toolbar Buttons
NC-VHDL Compiler（ VHDL 编译器）—Launches ncvhdl
to compile the VHDL source files that you have selected in the File Browser
and simulator) ncsim [options] [lib.]cell[:view]
Ncvlog命令
ncvlog [options] source_file ...
Options:
-DEFINE <arg>
-- Defines a macr
-FILE <arg>
Elaborator（描述器）—Launches ncelab to elaborate the
compiled VHDL or Verilog design units
Simulator（仿真/仿真器）—Launches ncsim to simulate
the design
NCBrowse（ NC浏览）—Launches ncbrowse to examine
messages
-NOCOPYRIGHT
-- Suppresses printing of copyright
banner
-NONTCGLITCH
-- Suppress delayed net glitch
suppression messages
-NOSTDOUT
-- Turn off output to screen
Verilog-XL采用多种加速算法提高各种抽象级的仿 真速度。
每次重新启动Verilog-XL，将重复上述步骤。 当进入交互模式时，可以输入VerilogHDL语句并加
到设计的数据结构中。
NClaunch简介
NCLaunch, 是一个图形界面的用户接口，能 帮助你管理大型的设计工程。配置和启动编译 器NCverilog complier，描述器NCverilog elaborator以及仿真器Simulator
-NOWARN <arg>
-- Disables printing
of the specified warning message
Ncvlog命令
ncvlog filename1.v filename2.v …
注意：有时候这些文件存在依存关系,如在 filename2中要用到在filename1中定义的变 量,这时候就要注意其编译的顺序是从后到前, 就先编译file1然后才是file2. 注意层次结构
编译后的所有代码的执行使用同一个核。在交互模式下， 可以使用Tcl命令及其针对NC Verilog的扩展命令来修 改设计和控制仿真。这将在后面进行详细描述
-NOCOPYRIGHT
-- Suppresses printing of
copyright banner
-NOSTDOUT
-- Turn off output to screen
-TIMESCALE <arg>
-- Set default timescale
on Verilog modules.
-ACCESS <arg>
NCLaunch下使用ncverilog的方式
一、终端命令输入 二、图形用户界面
终端命令输入
ncvlog 编译Verilog源文件 (ncvhdl对于 vhdl)
ncelab 描述设计并且生成仿真的 snapshot ncsim 对snapshot进行仿真仿真 或 ncverilog –c source_file ncverilog source_file (run both complier
to compile the VHDL source files that you have selected in the File Browser
NC-Verilog Compiler（ Verilog 编译器）—Launches
ncvlog to compile the Verilog source files that you have selected in the File Browser
NC Verilog是全编译仿真器，它直接将Verilog代码 编译为机器码执行。其过程为：
ncvlog编译Verilog源文件，按照编译指导 (compile directive)检查语义及语法，产生中间数 据。
ncelab按照设计指示构造设计的数据结构，产生可执 行代码。除非对优化进行限制，否则源代码中的元件 (element)可能被优化丢失。产生中间数据。
-- Set default access
visibility. {+rwc} turn on read/write/connectivity.
-FILE <arg>
-- Load command line
arguments from <arg>
-LOADPLI1 <arg>
-- Specify the
-NOWARN <arg>
-- Disables printing of the specified
warning message
-SDF_NO_WARNINGS
-- Do not report SDF warnings
NClaunch的图形界面
NCLaunch Toolbar Buttons
NC-VHDL Compiler（ VHDL 编译器）—Launches ncvhdl
Multiple Step mode 一步步运行 compile, elaborate, and simulate 。如果我们要仿真的文件是VHDL 或者混合语言设计，我们必须选用多步模式。 当然对于verilog 设计也可以用多步模式。 uses the ncvlog and ncelab commands
Verilog-XL简介
Verilog-XL是一个交互式仿真器，过程如下： 读入Verilog描述，进行语义语法检查，处理编译指导
(compiler directive) 在内存中将设计编译为中间格式，将所有模块和实例组装成层次
结构(设计数据结构)。源代码中的每个元件都被重新表示并能在 产生的数据结构找到。 决定仿真的时间精度，在内存中构造一个事件队列的时间数据结 构(时轮) 。 读入、调度并根据事件执行每一个语句。
为了帮助你追踪整个仿真过程，SimVision提供了几个工具： ·控制台窗口 Console Window ·源浏览器 Source Browser ·设计浏览器 Design Browser ·循环阅读器 Cycle Viewer ·原理图追踪 Schematic Tracer ·信号流浏览器 Signal Flow Browser ·波形窗口 Waveform Window ·寄存器窗口 Register Window 这些窗口之间是连接了的，所以如果你在一个窗口中选中了一个
compiled VHDL or Verilog design units
Simulator（仿真/仿真器）—Launches ncsim to simulate
the design
NCBrowse（ NC浏览）—Launches ncbrowse to examine
the messages in the log file that you have selected in the File Browser 波形察看窗口（Waveform Window）
LOGO
数字电路设计与仿真 ---陈俊锐
Contents
1 NCverilog仿真器，Verilog-XL仿真器及NClaunch简介
2
SimVision简介
3
设计过程简介
4
实例解说及演示
NCverilog仿真器， Verilog-XL仿真器 及NClaunch简介
NCverilog简介
NC Verilog仿真器都是基于事件算法的仿真器。仿真 器读入VerilogHDL描述并进行仿真以反映实际硬件的 行为。
-- Load command line
arguments from <arg>rmation
-MESSAGES
-- Specifies printing of
informative messages
-NOCOPYRIGHT of copyright banner
-- Suppresses printing
还可以在NCLaunch上运行像SDF compiler， HDL Analysis and Lint, Code Coverage Analyzer, NCBrowse, and Comparescan. 之类的工具
NClaunch启动的界面 Nclaunch –new&
NClaunch运行模式
the messages in the log file that you have selected in the File Browser 波形察看窗口（Waveform Window）
Simvision简介
Simvision简介
SimVision是一个candence 仿真器统一的图 形化的调试环境。SimVision可以用于调试用 verilog，vhdl，SystemC或者它们混合写成 的数字，仿真，或数模混合电路的设计。
Single Step mode 一步完成compile,elabrate,simulate。但必 须整个设计是用verilog的。 ncverilog command
Tools bar File browser
NClaunch的图形界面
Menu bar
Design browser
I/O Region
<arg>
ຫໍສະໝຸດ Baidu-GUI
-- Enter window mode before running
simulation
-INPUT <arg>
-- Script to be executed during
initialization
-MESSAGES
-- Specifies printing of informative
Ncelab命令
ncelab
用描述器（elaborator）把设计描述成 snapshot的形式 , Snapshot是仿真器将调用 的你的设计的表述，它和其它由compiler和 elaborator产生的中间目标一起保存在库中
ncelab -access +rwc worklib.topmodulename:module
这里我们必须输入-access命令来启动 elaborator
+rwc表示读，写，连接探测
Ncelab命令
ncelab [options] [lib.]cell[:view]
Options:
-MESSAGES
-- Specifies printing of
informative messages
library_name:boot_routine (s) to dynamically load a
PLI1.0 application
Ncsim命令
ncsim [options] [lib.]cell[:view]
Options:
-FILE <arg>
-- Load command line arguments from
你可以在以下几种模式运行SimVision： ·Simulate模式 ·Post-processing environment (PPE)模式
Simulate模式
在Simulate模式下你可以实时的看到仿真的数据。也就是说，你 可以在仿真仿真的过程中就进行数据的分析。你可以通过对设计 设置断点和分步来达到控制仿真的。
NC-Verilog Compiler（ Verilog 编译器）—Launches
ncvlog to compile the Verilog source files that you have selected in the File Browser
Elaborator（描述器）—Launches ncelab to elaborate the
NClaunch中的tools
NClaunch中的utilities
NCLaunch Toolbar Buttons
NC-VHDL Compiler（ VHDL 编译器）—Launches ncvhdl
to compile the VHDL source files that you have selected in the File Browser
and simulator) ncsim [options] [lib.]cell[:view]
Ncvlog命令
ncvlog [options] source_file ...
Options:
-DEFINE <arg>
-- Defines a macr
-FILE <arg>
Elaborator（描述器）—Launches ncelab to elaborate the
compiled VHDL or Verilog design units
Simulator（仿真/仿真器）—Launches ncsim to simulate
the design
NCBrowse（ NC浏览）—Launches ncbrowse to examine
messages
-NOCOPYRIGHT
-- Suppresses printing of copyright
banner
-NONTCGLITCH
-- Suppress delayed net glitch
suppression messages
-NOSTDOUT
-- Turn off output to screen
Verilog-XL采用多种加速算法提高各种抽象级的仿 真速度。
每次重新启动Verilog-XL，将重复上述步骤。 当进入交互模式时，可以输入VerilogHDL语句并加
到设计的数据结构中。
NClaunch简介
NCLaunch, 是一个图形界面的用户接口，能 帮助你管理大型的设计工程。配置和启动编译 器NCverilog complier，描述器NCverilog elaborator以及仿真器Simulator
-NOWARN <arg>
-- Disables printing
of the specified warning message
Ncvlog命令
ncvlog filename1.v filename2.v …
注意：有时候这些文件存在依存关系,如在 filename2中要用到在filename1中定义的变 量,这时候就要注意其编译的顺序是从后到前, 就先编译file1然后才是file2. 注意层次结构