第三章 MOS晶体管与电路设计基础
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3-1 MOS场效应管(北邮)
在vDS由零增大时，S源区(N+ 区）的多数载流子(自由电子)漂移过 导电沟道,
流向D漏区，形成电流 iD 。
vDS>0使栅、漏极间电压vGD=( vGS-vDS )＜vGS，使得导电沟道靠近漏极D
一侧吸引的电子少于源极S一侧。使导电沟道呈楔型状。
在导电沟道处于贯通的情况下，漏极电流 iD 与漏源电压vDS 呈二次函数关系。
夹断点向S源区方向移动。沟道长度有所缩短，源S、漏D间的耗尽区有所增长。
在vDS的作用下，自由电子由源区沿沟道向漏区方向运动，到达耗尽层夹断区， 被耗尽层内电场作用继续向漏区方向漂移，形成漏极电流iD 。
预夹断后再增加vDS ，vDS主要降在夹断沟道的、呈高电阻的耗尽层部分， 在剩余的沟道部分上的电场强度增加不多，因而，当vDS增大时， 电流 iD 基本不变，略有增加。此状态对应输出特性曲线的饱和区。
vGS=定值(较小)
vDS
vDS
vGS
iD
S N＋
G
D
N＋
P型衬底
12
(2) 可变电阻区
iD
可
（近似线形区）、(三极管区)
变 电
阻
导电沟道形成、楔形、预夹断前。 区
饱和区
vGS=定值
(较大) 击 穿 区
vGS＞Vth , vGD＞Vth , vDS＜vGS-Vth
0
iD
=
kp 2
W L
[2(vGS
源极S 栅极G
漏极 D
铝
SiO2绝缘层
t 厚度 ox
耗尽层
N+
L
P 型衬底
衬底
N+
沟 W宽道 度
B 衬底极
沟道 长度
流向D漏区，形成电流 iD 。
vDS>0使栅、漏极间电压vGD=( vGS-vDS )＜vGS，使得导电沟道靠近漏极D
一侧吸引的电子少于源极S一侧。使导电沟道呈楔型状。
在导电沟道处于贯通的情况下，漏极电流 iD 与漏源电压vDS 呈二次函数关系。
夹断点向S源区方向移动。沟道长度有所缩短，源S、漏D间的耗尽区有所增长。
在vDS的作用下，自由电子由源区沿沟道向漏区方向运动，到达耗尽层夹断区， 被耗尽层内电场作用继续向漏区方向漂移，形成漏极电流iD 。
预夹断后再增加vDS ，vDS主要降在夹断沟道的、呈高电阻的耗尽层部分， 在剩余的沟道部分上的电场强度增加不多，因而，当vDS增大时， 电流 iD 基本不变，略有增加。此状态对应输出特性曲线的饱和区。
vGS=定值(较小)
vDS
vDS
vGS
iD
S N＋
G
D
N＋
P型衬底
12
(2) 可变电阻区
iD
可
（近似线形区）、(三极管区)
变 电
阻
导电沟道形成、楔形、预夹断前。 区
饱和区
vGS=定值
(较大) 击 穿 区
vGS＞Vth , vGD＞Vth , vDS＜vGS-Vth
0
iD
=
kp 2
W L
[2(vGS
源极S 栅极G
漏极 D
铝
SiO2绝缘层
t 厚度 ox
耗尽层
N+
L
P 型衬底
衬底
N+
沟 W宽道 度
B 衬底极
沟道 长度
MOS管电路工作原理和详解优质PPT课件
回顾前面的例子，你找到它们的规律了吗？
小提示： MOS管中的寄生二极管方向是关键。
电路符号
小结：“MOS管用作开关时在电路中的连接方法”
NMOS管：
D极接输入； S极接输出。
PMOS管：
S极接输入； D极接输出。
输出端
S极
G极
N沟道
输入端
S极
G极
P沟道
D极
输入端
导通时
D极
输出端
导通时
电路符号
反证：
看看我们常见的NMOS管4816：
请注意：不论NMOS管还是PMOS管，上述PIN脚的确定方法都是一样的。
假如MOS管表面磨损，或是无法辨认PIN1的标记圆点，你可以用什么 方法确认PIN1脚，以及G极，D极和S极？ 拿出万用表，试试吧！
实物
再来看看相似的DFN封装MOS管：
外形上来看，DNF封装的MOS管仍旧有8个脚，但已经变成贴片形式， 节约了高度，散热性能更好些。 但其PIN脚极性还是一样排列。
实物
最后，3PIN脚的MOS管： （1）SOT-23
3
D
G
S
1
2
PIN1为G极；PIN2为S极；PIN3为D极。
图纸习惯
但请大家特别注意：主板上标示的PIN1与PIN2脚与此刚好颠倒了。
主板图纸上也是如此。 而且，似乎作为一种错误的习惯被保持了下来。
另外一种3PIN脚的MOS管： （2）TO-252
电路符号
19V
Adapter
BAT 12V
Q1 Q2 隔离
19V 3. 适配器+电池
问题：如果不用Q2隔离，同时插上适配器和电池会怎样？
现象是： 大电流。 当然这只有在维修稳压电源上才可以看到：电流直接达到 稳压电源的最大值6A以上，短路灯狂闪。
小提示： MOS管中的寄生二极管方向是关键。
电路符号
小结：“MOS管用作开关时在电路中的连接方法”
NMOS管：
D极接输入； S极接输出。
PMOS管：
S极接输入； D极接输出。
输出端
S极
G极
N沟道
输入端
S极
G极
P沟道
D极
输入端
导通时
D极
输出端
导通时
电路符号
反证：
看看我们常见的NMOS管4816：
请注意：不论NMOS管还是PMOS管，上述PIN脚的确定方法都是一样的。
假如MOS管表面磨损，或是无法辨认PIN1的标记圆点，你可以用什么 方法确认PIN1脚，以及G极，D极和S极？ 拿出万用表，试试吧！
实物
再来看看相似的DFN封装MOS管：
外形上来看，DNF封装的MOS管仍旧有8个脚，但已经变成贴片形式， 节约了高度，散热性能更好些。 但其PIN脚极性还是一样排列。
实物
最后，3PIN脚的MOS管： （1）SOT-23
3
D
G
S
1
2
PIN1为G极；PIN2为S极；PIN3为D极。
图纸习惯
但请大家特别注意：主板上标示的PIN1与PIN2脚与此刚好颠倒了。
主板图纸上也是如此。 而且，似乎作为一种错误的习惯被保持了下来。
另外一种3PIN脚的MOS管： （2）TO-252
电路符号
19V
Adapter
BAT 12V
Q1 Q2 隔离
19V 3. 适配器+电池
问题：如果不用Q2隔离，同时插上适配器和电池会怎样？
现象是： 大电流。 当然这只有在维修稳压电源上才可以看到：电流直接达到 稳压电源的最大值6A以上，短路灯狂闪。
第三章 MOS器件
第三章MOS器件⏹§3.1器件的工作原理⏹§3.2 MOS 器件中的二级效应⏹§3.3 MOS器件模型⏹§3.4 MOS器件的电阻和电容§3.1器件的工作原理一、短沟效应：1、有效沟道长度L ＝L drawn－2 L diff－2∆L poly2、耗尽电荷共享沟道耗尽电荷= 栅耗尽区+ 源漏耗尽区二、窄沟效应1、有效沟道宽度W＝W drawn－∆W（1）鸟嘴（2）场注2、沟宽方向上的边缘场使耗尽电荷增加§3.2 MOS 器件中的二级效应三、迁移率变化1、影响迁移率的因素（1）载流子的类型（2）随掺杂浓度增加而减小（3）随温度增加而减小（4）随沟道纵向、横向电场增加而减小2、迁移率的纵向电场退化3、迁移率的横向电场退化4、速度饱和速度并不总是与（横向）电场强度成正比四、沟道长度调制：1、长沟道器件：沟道夹断饱和2、短沟道器件：载流子速度饱和(1) 短沟器件中，速度饱和先于夹断饱和(2) 速度饱和点在漏端处(3) 当源漏电压上升时,饱和点向源端移动五、漏感应势垒下降及源漏穿通（DIBL）1、VDS增加会使源端势垒下降2、沟道长度缩短会使源端势垒下降3、源漏穿通：发射流加大并以扩散形式到达漏端，不受栅压控制六、器件漏电七、热载流子效应1、原因：（1）漏端强电场引起高能热电子与晶格碰撞产生电子/空穴对，引起衬底电流。
（2）电子在强纵向电场作用下穿过栅氧，引起栅电流2、影响:（1）使器件参数变差，特性不稳，电路失效（2）衬底电流引起噪声，Latch-up, 以及动态节点漏电3、解决方法：LDD (lightly doped drain) : 在源漏区与沟道间加一段电阻率较高的轻掺杂n− 区（1）优点：可减小热电子效应，提高源漏电压（2）缺点：n− 区使器件跨导和I减小DS八、体效应：（Body Effect）1、衬偏引起体效应：开启电压随衬偏变化2、衬底电流感应体效应：（SCBE ─ Substrate Current Induced Body Effect ）衬底电流在衬底电阻上的压降造成衬偏电压九、输出电阻十、源漏寄生电阻RS ，RD源漏电阻取决于：1. 源漏区PN 结电阻2. 接触孔电阻十一、反型层电容分压1、反型层表面电势ΦS随栅压V G而变化2、当t OX缩小时，C OX可与沟道电容比拟使跨导减小十二、横向和纵向的非均匀掺杂1、横向非均匀掺杂：随沟道缩短，沟道中平均掺杂浓度增加，使阈值上升2、纵向非均匀掺杂引起V TH 与之间存在非线性关系BSP V V十三、其它1、体电荷效应2、耗尽层宽度不均匀引起阈值电压沿沟道分布不均匀3、参数随几何尺寸变化4、参数取决于源漏电压建立模型的目的与意义为减少设计时间和制造成本，需有效、精确的模型对模型的要求：1、精确：适合全工作范围，电流及其它小信号参数2、有物理基础：全面理解物理过程，能预测器件性能3、可扩展性：能预见不同尺寸器件的性能4、高效率：收敛，连续，减少迭代次数和模拟时间⏹MOS管的结构尺寸缩小到亚微米范围后，多维的物理效应和寄生效应使得对MOS管的模型描述带来了困难。
MOS晶体管PPT演示文稿
•9
图2.1.1 NMOS晶体管
•10
图2.1.2 NMOS管截面图
•11
图2.1.3 实际的NMOS管衬底引线
•12
（a）增强型
（b）耗尽型
图2.1.4 MOS管在电路中的符号
耗尽型MOS管与增强型MOS管不同之处在于，耗尽型MOS管
在vGS=0时，导电沟道已经存在，它是通过加工过程中的离子注
图2.2.1 导电沟道没有形成
•15
图2.2.2 栅-源电压vGS控制导电沟道宽窄
•16
（a） vDSvGSVT
•17
（b） vDSvGSVT
•18
（c） vDSvGSVT
图2.2.3 NMOS管的工作状态示意图
•19
2.3 MOS晶体管的电流电压关系
1、非饱和区（线性电阻区）
IDK W L vG SV TvD S1 2vD2S （2.3.8）
[3] 陈中建主译. CMOS电路设计、布局与仿真.北京：机械工 业出版社，2006.
[4]（美）Wayne Wolf. Modern VLSI Design System on Silicon. 北京：科学出版社，2002.
[5] 朱正涌. 半导体集成电路. 北京：清华大学出版社，2001. [6] 王志功，沈永朝.《集成电路设计基础》电子工业出版
•8
2.1 MOS晶体管结构
根据导电沟道的不同，MOS晶体管可分为P沟道MOS晶体 管（简称为PMOS管）和N沟道MOS晶体管（简称为NMOS管）， 而根据在没有外加电压条件下导电沟道形成与否又可分为耗尽型 MOS管和增强型MOS管。
图2.1.1所示的是一只增强型NMOS管，它是在适度掺杂的 P型衬底上制作两个掺杂浓度较高的N型区，分别作为漏区和源 区，在漏区和源区之的区域上面制作一层绝缘层（一般是二氧 化硅物质），绝缘层上面沉积一层多晶硅作为栅区。我们把源区 和漏区两个掺杂区之间的距离称为沟道长度L，而垂直于沟道长 度的有效源漏区尺寸称为沟道宽度W。
图2.1.1 NMOS晶体管
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图2.1.2 NMOS管截面图
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图2.1.3 实际的NMOS管衬底引线
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（a）增强型
（b）耗尽型
图2.1.4 MOS管在电路中的符号
耗尽型MOS管与增强型MOS管不同之处在于，耗尽型MOS管
在vGS=0时，导电沟道已经存在，它是通过加工过程中的离子注
图2.2.1 导电沟道没有形成
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图2.2.2 栅-源电压vGS控制导电沟道宽窄
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（a） vDSvGSVT
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（b） vDSvGSVT
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（c） vDSvGSVT
图2.2.3 NMOS管的工作状态示意图
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2.3 MOS晶体管的电流电压关系
1、非饱和区（线性电阻区）
IDK W L vG SV TvD S1 2vD2S （2.3.8）
[3] 陈中建主译. CMOS电路设计、布局与仿真.北京：机械工 业出版社，2006.
[4]（美）Wayne Wolf. Modern VLSI Design System on Silicon. 北京：科学出版社，2002.
[5] 朱正涌. 半导体集成电路. 北京：清华大学出版社，2001. [6] 王志功，沈永朝.《集成电路设计基础》电子工业出版
•8
2.1 MOS晶体管结构
根据导电沟道的不同，MOS晶体管可分为P沟道MOS晶体 管（简称为PMOS管）和N沟道MOS晶体管（简称为NMOS管）， 而根据在没有外加电压条件下导电沟道形成与否又可分为耗尽型 MOS管和增强型MOS管。
图2.1.1所示的是一只增强型NMOS管，它是在适度掺杂的 P型衬底上制作两个掺杂浓度较高的N型区，分别作为漏区和源 区，在漏区和源区之的区域上面制作一层绝缘层（一般是二氧 化硅物质），绝缘层上面沉积一层多晶硅作为栅区。我们把源区 和漏区两个掺杂区之间的距离称为沟道长度L，而垂直于沟道长 度的有效源漏区尺寸称为沟道宽度W。
集成电路科学与工程导论 第三章 集成电路晶体管器件
发展趋势-摩尔定律
「按比例缩小定律」（英文：Scaling down）“比例缩小”是指，在电场 强度和电流密度保持不变的前提下，如果MOS-FET的面积和电压缩小到 1/2，那么晶体管的延迟时间将缩短为原来的1/2，功耗降低为原来的1/2。 晶体管的面积一般为栅长(L)乘以栅宽(W)，即尺寸缩小为原来的0.7倍：
仅变得越来越小，在器件结构和材料体系上也经过了多次重大变革
集成电路器件发展趋势
国际半导体技术蓝图（International Technology Roadmap for Semiconductors，ITRS）
目录
一．晶体管器件概述 二．金属-氧化物-半导体场效应晶
体管技术 三．绝缘体上晶体管技术 四．三维晶体管技术 五．其他类型晶体管器件
环栅场效应晶体管
「环栅场效应晶体管」（英文：GAAFET） 技术的特点是实现了栅极对沟道的四面包 裹，源极和漏极不再和基底接触，而是利 用线状或者片状（平板状）的多个源极和 漏极垂直于栅极横向放置，实现MOSFET 的基本结构和功能
栅极G
栅极G
硅
硅 (a)
纳米线
硅 (b)
纳米片
平面型 垂直型
互补场效应管
栅极G
n+
e-
n+
p-衬底 (a)
栅极G
n+
e-
n+
氧化物埋层（BOX）
p-衬底 (b)
优势：氧化物埋层降低了源极和漏极之间的寄生电容，大幅降低了会影响器件 性能的漏电流；具有背面偏置能力和极好的晶体管匹配特性，没有闩锁效应， 对外部辐射不敏感，还具有非常高的晶体管本征工作速度等；
挑战：存在一定的负面浮体效应；二氧化硅的热传导率远远低于硅的热传导率 使它成为一个天然“热障” ，引起自加热效应；成本高昂。
第三章 MOS晶体管与电路设计基础
+
n VGS Vtn 2 2
当VDS逐渐增大时，在栅靠近漏端的沟道 区，出现沟道夹短点，且夹短点缓慢向 源方向移动。 截止区：VGS < Vtn， IDS = 0
VGS - VT
n+
饱和区的NMOS管
NMOS I-V CHARACTERISTIC ID 线形区 饱和区 VGS = 3 V VDS = VGS - Vtn VGS = 2 V
VGS > VTH(n)
- +
gate drain metal n-type + + + _ _
source metal n-type + + + _ _
metal oxide insulator ee_ e _e_ e _ _
p-type
h
h
h
h
h
h
metal
h
h
h
h
当电压VGS较大，大于阈值电压VTH(n), 电子被吸附到栅 级附近，并在栅下产生沟道(channel)，但这时漏源之间 仍然没有电流。
3.3 信号传输延迟
数字电路的延迟时间由两个部分组成： 门级延迟：信号从逻辑门的输入到输出的延迟 时间，是基本元件的重要参数。 连线延迟：由集成电路内部门与门之间的分布 参数引起的延时。 当特征尺寸不断减小时，逻辑门的延时不断减少， 连线延迟所占的比重日益加大。在亚微米工艺下， 连线延迟占据主要地位。
2013/10/12 25
3.3.1 CMOS反相器延迟时间
上升时间tr：信号波形从稳态逻辑“1”电平的10%上升 到90%所需的时间，即10%VDD到90%VDD的时间。 下降时tf：信号波形从稳态逻辑“1”电平的90%下降到 10%所需的时间，即从90%VDD到10%VDD的时间 延迟时间td：输入电压变化到50%VDD的时刻到输出电 压变化到50%时刻之间的时间差值，延迟时间可看作 信号从输入到输出的逻辑转移时间。
n VGS Vtn 2 2
当VDS逐渐增大时，在栅靠近漏端的沟道 区，出现沟道夹短点，且夹短点缓慢向 源方向移动。 截止区：VGS < Vtn， IDS = 0
VGS - VT
n+
饱和区的NMOS管
NMOS I-V CHARACTERISTIC ID 线形区 饱和区 VGS = 3 V VDS = VGS - Vtn VGS = 2 V
VGS > VTH(n)
- +
gate drain metal n-type + + + _ _
source metal n-type + + + _ _
metal oxide insulator ee_ e _e_ e _ _
p-type
h
h
h
h
h
h
metal
h
h
h
h
当电压VGS较大，大于阈值电压VTH(n), 电子被吸附到栅 级附近，并在栅下产生沟道(channel)，但这时漏源之间 仍然没有电流。
3.3 信号传输延迟
数字电路的延迟时间由两个部分组成： 门级延迟：信号从逻辑门的输入到输出的延迟 时间，是基本元件的重要参数。 连线延迟：由集成电路内部门与门之间的分布 参数引起的延时。 当特征尺寸不断减小时，逻辑门的延时不断减少， 连线延迟所占的比重日益加大。在亚微米工艺下， 连线延迟占据主要地位。
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3.3.1 CMOS反相器延迟时间
上升时间tr：信号波形从稳态逻辑“1”电平的10%上升 到90%所需的时间，即10%VDD到90%VDD的时间。 下降时tf：信号波形从稳态逻辑“1”电平的90%下降到 10%所需的时间，即从90%VDD到10%VDD的时间 延迟时间td：输入电压变化到50%VDD的时刻到输出电 压变化到50%时刻之间的时间差值，延迟时间可看作 信号从输入到输出的逻辑转移时间。
第3章-MOS集成电路器件基础
第三章 MOS集成电路器件基础
假定有一NMOS管， W=3 μm, L=2 μm, 在恒流区则有:
UGS 2V
ID
K 2
W L
(U
GS
UTH
)2
1 2
73A /V
2
3m 2m
(2V
0.7V
)2
93A
若UGS=5 V, 则
ID
1 2
73A/V
2
3m 2m
(5V
0.7V
)2
1.0mA
第三章 MOS集成电路器件基础
由于源漏结的横向扩散， 栅源和栅漏有一重叠长度为 LD， 所以导电沟道有效长度(Leff)将小于版图中所画的 导电沟道总长度。 我们将用L表示导电沟道有效总长 度Leff， 图3 - 1中W表示沟道宽度。 在今后的学习中， 我们将会发现， 宽长比(W/L)和氧化层厚度tox这两个参 数对MOS管的性能是多么重要。 而MOS技术发展中的 主要推动力就是在保证电性能参数不下降的前提下， 一代一代地缩小沟道长度L和氧化层厚度tox。
第三章 MOS集成电路器件基础
G 多晶硅 D
S
氧化 层
W
N＋ P型 衬 底
Leff
N＋
Ldra wn
LD
图3 - 1 NMOS管的简化结构
第三章 MOS集成电路器件基础
3.1.2 N阱及PMOS 为了使MOS管的电流只在导电沟道中沿表面流动
而不产生垂直于衬底的额外电流， 源区、 漏区以及沟 道和衬底间必须形成反偏的PN结隔离， 因此， NMOS 管的衬底B必须接到系统的最低电位点(例如“地”)， 而PMOS管的衬底B必须要接到系统的最高电位点(例如 正电源UDD)。 衬底的连接如图3 - 2(a)、 (b)所示。
第三章MOS集成电路器件基础
MOS管的电流方程
¾ PMOS管在截止区、线性区和恒流区的电流 方程如下：
0
| U GS |<| U TH |
I DN =
−
2 ⎜ ⎟ 2(UGS −UTHP)UDS −UDS 2 ⎝ L⎠ µpCox ⎛W ⎞ 2 ( ) − U − U ⎜ ⎟ GS THP (1+ λpUDS ) 2 ⎝ L⎠
3.2 MOSFET的电流电压特性
MOS管的输出特性
栅极电压 U GS 对漏极电流 I D 有明显的控制作用 （ U GS > U TH 时）。 漏极电压 U DS对漏极电流 I D 的控制作用分成线性区和 线性区 恒流（饱和）区两段。 恒流（饱和）区
增强型NMOS管的输出特性
9 线性区与恒流区是以预夹断点的连线为分界线的。 预夹断点
由上式可见： 在W/L不变的情况下，g m 与 (UGS −UTH ) 成线性关系，与 I D 的平方根成正比。 在 I D 不变的情况下，g m与 (UGS −UTH ) 成反比。
第三章 MOS集成电路器件基础
3.1 MOSFET的结构与符号
NMOS管的简化结构
P型硅衬底（P-Substrate,Bulk or Body） 源区和漏区（重掺杂 N 区） 栅级（重掺杂多晶硅区）/ 栅极薄氧化层 9 导电沟道（Channel）：栅极薄氧化层下的衬低表面
+
3.1 MOSFET的结构与符号
衬底连接/互补CMOS ¾ 为使MOS管的电流只在导电沟道中沿表面流动，源区/ 漏区以及沟道和衬底之间必须形成反向偏置的 反向偏置 PN结隔 正电源 离。 地
PMOS管
NMOS管
¾在互补型CMOS中， 在同一衬底上制作NMOS和PMOS， 因 此必须为PMOS做一个称之为“阱(Well)” Well) 的“局部衬底”。
¾ PMOS管在截止区、线性区和恒流区的电流 方程如下：
0
| U GS |<| U TH |
I DN =
−
2 ⎜ ⎟ 2(UGS −UTHP)UDS −UDS 2 ⎝ L⎠ µpCox ⎛W ⎞ 2 ( ) − U − U ⎜ ⎟ GS THP (1+ λpUDS ) 2 ⎝ L⎠
3.2 MOSFET的电流电压特性
MOS管的输出特性
栅极电压 U GS 对漏极电流 I D 有明显的控制作用 （ U GS > U TH 时）。 漏极电压 U DS对漏极电流 I D 的控制作用分成线性区和 线性区 恒流（饱和）区两段。 恒流（饱和）区
增强型NMOS管的输出特性
9 线性区与恒流区是以预夹断点的连线为分界线的。 预夹断点
由上式可见： 在W/L不变的情况下，g m 与 (UGS −UTH ) 成线性关系，与 I D 的平方根成正比。 在 I D 不变的情况下，g m与 (UGS −UTH ) 成反比。
第三章 MOS集成电路器件基础
3.1 MOSFET的结构与符号
NMOS管的简化结构
P型硅衬底（P-Substrate,Bulk or Body） 源区和漏区（重掺杂 N 区） 栅级（重掺杂多晶硅区）/ 栅极薄氧化层 9 导电沟道（Channel）：栅极薄氧化层下的衬低表面
+
3.1 MOSFET的结构与符号
衬底连接/互补CMOS ¾ 为使MOS管的电流只在导电沟道中沿表面流动，源区/ 漏区以及沟道和衬底之间必须形成反向偏置的 反向偏置 PN结隔 正电源 离。 地
PMOS管
NMOS管
¾在互补型CMOS中， 在同一衬底上制作NMOS和PMOS， 因 此必须为PMOS做一个称之为“阱(Well)” Well) 的“局部衬底”。
《晶体管电路设计(上)》
《晶体管电路设计(上）》一、晶体管基础知识1. 晶体管的分类与结构晶体管是一种半导体器件，按照结构和工作原理的不同，可分为两大类：双极型晶体管（BJT）和场效应晶体管（FET）。
双极型晶体管包括NPN型和PNP型，而场效应晶体管主要包括增强型MOS管和结型场效应管。
2. 晶体管的工作原理（1）双极型晶体管（BJT）工作原理：当在基极与发射极之间施加适当的正向电压，基区内的少数载流子会增多，导致集电极与发射极之间的电流增大，从而实现放大作用。
（2）场效应晶体管（FET）工作原理：通过改变栅极电压，控制源极与漏极之间的导电通道，实现电流的放大。
3. 晶体管的特性参数（1）直流参数：包括饱和压降、截止电流、放大系数等。
（2）交流参数：包括截止频率、增益带宽积、输入输出阻抗等。
二、晶体管放大电路设计1. 放大电路的基本类型（1）反相放大电路：输入信号与输出信号相位相反。
（2）同相放大电路：输入信号与输出信号相位相同。
（3）电压跟随器：输出电压与输入电压基本相等。
2. 放大电路的设计步骤（1）确定电路类型：根据实际需求选择合适的放大电路类型。
（2）选择晶体管：根据电路要求，选取合适的晶体管型号。
（3）计算电路参数：包括偏置电阻、负载电阻、耦合电容等。
（4）电路仿真与调试：利用电路仿真软件进行仿真，并根据实际效果调整电路参数。
三、晶体管开关电路设计1. 开关电路的基本原理晶体管开关电路利用晶体管的截止和饱和状态，实现电路的通断控制。
当晶体管处于截止状态时，开关断开；当晶体管处于饱和状态时，开关闭合。
2. 开关电路的设计要点（1）选择合适的晶体管：确保晶体管在截止和饱和状态下都能满足电路要求。
（2）优化电路参数：合理设置驱动电流、开关速度等参数，以提高开关电路的性能。
（3）考虑开关损耗：在设计过程中，尽量降低开关过程中的能量损耗，提高电路效率。
《晶体管电路设计(上）》四、晶体管稳压电路设计1. 稳压电路的作用与分类稳压电路的主要作用是保证输出电压在一定范围内稳定不变，不受输入电压和负载变化的影响。
MOS晶体管基础
栅极 SiO2 漏极
Cox
Cox=eox/tOX
9
VTH
VTH
= VFB
+ 2fF
+1 COX
2KS
e 0
qN
(
A
2
f F
+VBS)
影响MOS晶体管特性的几个重要参数
• MOS晶体管的宽长比（W/L)
• MOS晶体管的开启电压VTH
栅极氧化膜的厚度tox
沟道的掺杂浓度（NA) 衬底偏压（VBS)
10
▪ 栅极电容从衬底向源漏极转变 ▪ 电容值减小到一半。 因此，电路中如果要利用栅极电容，设计时需应使 电路避开在阈值电压附近的工作。
➢晶体管饱和时
栅极电容的对象主要为源极 电容值减小到2/3程度
由上可知，在饱和区，栅漏电容主要由CGDO决定， 其值大约为栅极电容的20%左右。
MOS寄生元24 素
5V
7
ID 非饱和区
饱和区
VDsat=VG-VTH
VD
ID
mnCoxW 2L
[2(VG-VTH)VD-VD2]
(0<VD<VG-VTH)
mnCoxW 2L
(VG-VTH) 2
(0< VG-VTH < VD)
8
源极
mnCoxW 2L
mn ：为Si中电子的迁移率 Cox : 为栅极单位电容量
W : 为沟道宽 L : 为沟道长
RS S
RD D
RG (40W) 源漏电阻
RD, RS (各1W)
CSB
B CDB
MOS寄生元21 素
22
MOSFET栅极电容
典型参数：CBiblioteka X=6fF/mm2, CO=0.3fF/mm2(0.25mm工艺；NMOS,PMOS共通）
MOS晶体管基础PPT课件
17
微小MOS晶体管
载流子的饱和速度引起的 Early Satutation
◙ 散乱引起速度饱和 ◙ 沟道长小于1微米时，NMOS饱和 ◙ NMOS和PMOS的饱和速度基本相同 ◙ PMOS不显著
2021/6/7
饱和早期开始
18
微小MOS晶体管
短沟道MOS晶体管电流解析式
2021/6/7
19
微小MOS晶体管
B CDB
➢寄生电容不可忽视 ➢寄生电阻与管子的导通电阻 （数十KW）相比，通常可 以忽略不计 例如：
栅极电容 CGS, CGD, CGB (各为1.0fF) 漏源电容 CDB, CSB (各为0.5fF) 栅极电阻
RG (40W) 源漏电阻 RD, RS (各1W)
MOS寄生元21 素
2021/6/7
栅极(G)
ID
漏极(D)
VD
ID
增强型（E)
ID
耗尽型(D)
VTH
VTH
2021/6/7
VG
VG
13
阈值电压的定义
饱和区外插VTH
在晶体管的漏源极加上接近电源 VDD的电压，画出VGS-IDS的关 系曲线，找出该曲线的最大斜率， 此斜率与X轴的交点定义为阈值 电压。
以漏电流为依据 定义VTH
在晶体管的漏源极加上接近电源 VDD的电压，画出VGS-Log(IDS) 的关系曲线，从该曲线中找出电 流为1微安时所对应的VGS定义为 阈值电压。
➢晶体管饱和时
栅极电容的对象主要为源极 电容值减小到2/3程度
由上可知，在饱和区，栅漏电容主要由CGDO决定， 其值大约为栅极电容的20%左右。
2021/6/7
MOS寄生元24 素
微小MOS晶体管
载流子的饱和速度引起的 Early Satutation
◙ 散乱引起速度饱和 ◙ 沟道长小于1微米时，NMOS饱和 ◙ NMOS和PMOS的饱和速度基本相同 ◙ PMOS不显著
2021/6/7
饱和早期开始
18
微小MOS晶体管
短沟道MOS晶体管电流解析式
2021/6/7
19
微小MOS晶体管
B CDB
➢寄生电容不可忽视 ➢寄生电阻与管子的导通电阻 （数十KW）相比，通常可 以忽略不计 例如：
栅极电容 CGS, CGD, CGB (各为1.0fF) 漏源电容 CDB, CSB (各为0.5fF) 栅极电阻
RG (40W) 源漏电阻 RD, RS (各1W)
MOS寄生元21 素
2021/6/7
栅极(G)
ID
漏极(D)
VD
ID
增强型（E)
ID
耗尽型(D)
VTH
VTH
2021/6/7
VG
VG
13
阈值电压的定义
饱和区外插VTH
在晶体管的漏源极加上接近电源 VDD的电压，画出VGS-IDS的关 系曲线，找出该曲线的最大斜率， 此斜率与X轴的交点定义为阈值 电压。
以漏电流为依据 定义VTH
在晶体管的漏源极加上接近电源 VDD的电压，画出VGS-Log(IDS) 的关系曲线，从该曲线中找出电 流为1微安时所对应的VGS定义为 阈值电压。
➢晶体管饱和时
栅极电容的对象主要为源极 电容值减小到2/3程度
由上可知，在饱和区，栅漏电容主要由CGDO决定， 其值大约为栅极电容的20%左右。
2021/6/7
MOS寄生元24 素
第三章MOS管ppt课件
)
第3章
场效应管
饱和区(放大区)外加电压极性及数学模型
VDS 极性取决于沟道类型 N 沟道：VDS > 0， P 沟道：VDS < 0 VGS 极性取决于工作方式及沟道类型 增强型 MOS 管： VGS 与 VDS 极性相同。 耗尽型 MOS 管： VGS 取值任意。 饱和区数学模型与管子类型无关
第3章
场效应管
由于 MOS 管 COX 很小，因此当带电物体(或人)靠近 金属栅极时，感生电荷在 SiO2 绝缘层中将产生很大的电 压 VGS(= Q /COX)，使绝缘层击穿，造成 MOS 管永久性损 坏。 MOS 管保护措施： 分立的 MOS 管：各极引线短接、烙铁外壳接地。 MOS 集成电路：
VGS
ID/mA
D N+
G
VUS = 0 -2V -4V
P
O
VGS /V
若| VUS | 阻挡层宽度 耗尽层中负离子数
因 VGS 不变(G 极正电荷量不变) 表面层中电子数 ID 根据衬底电压对 ID 的控制作用，又称 U 极为背栅极。
第3章
场效应管
P 沟道 EMOS 管
第3章
场效应管
3.1.3 四种 MOS 场效应管比较
电路符号及电流流向
D
ID
U G
D
ID
U G
D
ID
U G
D
ID
U
G
S NEMOS
S NDMOS
S PEMOS
S PDMOS
转移特性
ID ID
ID ID
O VGS(th)
VGS
VGS(th) O
VGS
VGS(th) O V GS
第3章
场效应管
饱和区(放大区)外加电压极性及数学模型
VDS 极性取决于沟道类型 N 沟道：VDS > 0， P 沟道：VDS < 0 VGS 极性取决于工作方式及沟道类型 增强型 MOS 管： VGS 与 VDS 极性相同。 耗尽型 MOS 管： VGS 取值任意。 饱和区数学模型与管子类型无关
第3章
场效应管
由于 MOS 管 COX 很小，因此当带电物体(或人)靠近 金属栅极时，感生电荷在 SiO2 绝缘层中将产生很大的电 压 VGS(= Q /COX)，使绝缘层击穿，造成 MOS 管永久性损 坏。 MOS 管保护措施： 分立的 MOS 管：各极引线短接、烙铁外壳接地。 MOS 集成电路：
VGS
ID/mA
D N+
G
VUS = 0 -2V -4V
P
O
VGS /V
若| VUS | 阻挡层宽度 耗尽层中负离子数
因 VGS 不变(G 极正电荷量不变) 表面层中电子数 ID 根据衬底电压对 ID 的控制作用，又称 U 极为背栅极。
第3章
场效应管
P 沟道 EMOS 管
第3章
场效应管
3.1.3 四种 MOS 场效应管比较
电路符号及电流流向
D
ID
U G
D
ID
U G
D
ID
U G
D
ID
U
G
S NEMOS
S NDMOS
S PEMOS
S PDMOS
转移特性
ID ID
ID ID
O VGS(th)
VGS
VGS(th) O
VGS
VGS(th) O V GS
数字集成电路第4章 MOS集成电路器件基础
1
Qox
C
' ox
Cox
20 Siq N A
2 F
VBS
Cox
为了使上式第二项能严格按比例缩小，要求
2
' F
V
' BS
2F VBS
第三章 MOS集成电路器件基础
4.4 MOS器件按比例缩小
一、CE规则按比例缩小理论
3.器件工作电流的变化 按比例缩小后器件的工作电流可以用下式计算
ID'
电流
漏区(N＋ )
UDS ＜UGS －UTH (线性区)
电流
漏区(N＋ ) UDS＝UGS－UTH (预夹断)
源区(N＋ )
电流
漏区(N＋ ) UDS＞UGS－UTH (恒流区)
ＵDS对沟道的影响
第三章 MOS集成电路器件基础
MOS管的输出特性曲线
ID
线性区 饱和区(恒流区)
UGS＝ 5 V
UGS＝ 2.5 V
12
xd 按比例缩小后
20 Si
qN A
Vbi VDS VBS
xd'
20 Si
qN
' A
Vbi VDS ' VBS '
1 2
20 Si q NA
Vbi
VDS VBS
1 2
当 VDS' VBS' ? Vbi （结自建势）
xd ' xd
第三章 MOS集成电路器件基础
μn≈1300 cm2/s·V μp≈500 cm2/s·V 则
n 1300 2.6 p 500
第三章 MOS集成电路器件基础
(2) Cox——单位面积栅电容， 且
MOS场效应晶体管ppt课件
MOS 场效应晶体管基本结构示意图
16
2. MOS管的基本工作原理
MOS 场效应晶体管的工作原理示意图
17
4.2.2 MOS 场效应晶体管的转移特性
MOS 场效应晶体管可分为以下四种类型:N沟增强型、 N沟耗尽型、P沟增强型、P沟耗尽型。 1. N沟增强型MOS管及转移特性
18
2. N沟耗尽型MOS管及转移特性 3.P沟增强型MOS管及转移特性
理想 MOS 二极管不同 偏压下的能带图及 电荷分布
a) 积累现象 b) 耗尽现象 c) 反型现象
3
2.表面势与表面耗尽区 下图给出了P型半导体MOS结构在栅极电压UG>>0情况 下更为详细的能带图。
4
在下面的讨论中，定义与费米能级相对应的费米势为
F
(Ei
EF )体内 q
因此，对于P型半导体， F
如图所示，当漏源电压UDS增高到某一值时，漏源电流 就会突然增大，输出特性曲线向上翘起而进入击穿区。 关于击穿原因，可用两种不同的击穿机理进行解释：漏 区与衬底之间PN结的雪崩击穿和漏-源之间的穿通。
41
1. 漏区-衬底之间的PN结击穿 在MOS晶体管结构中，栅极金属有一部分要覆盖在漏极上。 由于金属栅的电压一般低于漏区的电位，这就在金属栅极 与漏区之间形成附加电场，这个电场使栅极下面PN结的耗 尽区电场增大，如下图，因而使漏源耐压大大降低。
a) N 沟 MOS b) P 沟 MOS
29
3. 衬底杂质浓度的影响
衬底杂质浓度对阀值电压的影响
30
4. 功函数差的影响
功函数差也将随衬底杂质浓度的变化而变化。但实验证明， 该变化的范围并不大。 从阀值电压的表示式可知，功函数越大，阀值电压越高。 为降低阀值电压，应选择功函数差较低的材料，如掺杂多 晶体硅作栅电极。
16
2. MOS管的基本工作原理
MOS 场效应晶体管的工作原理示意图
17
4.2.2 MOS 场效应晶体管的转移特性
MOS 场效应晶体管可分为以下四种类型:N沟增强型、 N沟耗尽型、P沟增强型、P沟耗尽型。 1. N沟增强型MOS管及转移特性
18
2. N沟耗尽型MOS管及转移特性 3.P沟增强型MOS管及转移特性
理想 MOS 二极管不同 偏压下的能带图及 电荷分布
a) 积累现象 b) 耗尽现象 c) 反型现象
3
2.表面势与表面耗尽区 下图给出了P型半导体MOS结构在栅极电压UG>>0情况 下更为详细的能带图。
4
在下面的讨论中，定义与费米能级相对应的费米势为
F
(Ei
EF )体内 q
因此，对于P型半导体， F
如图所示，当漏源电压UDS增高到某一值时，漏源电流 就会突然增大，输出特性曲线向上翘起而进入击穿区。 关于击穿原因，可用两种不同的击穿机理进行解释：漏 区与衬底之间PN结的雪崩击穿和漏-源之间的穿通。
41
1. 漏区-衬底之间的PN结击穿 在MOS晶体管结构中，栅极金属有一部分要覆盖在漏极上。 由于金属栅的电压一般低于漏区的电位，这就在金属栅极 与漏区之间形成附加电场，这个电场使栅极下面PN结的耗 尽区电场增大，如下图，因而使漏源耐压大大降低。
a) N 沟 MOS b) P 沟 MOS
29
3. 衬底杂质浓度的影响
衬底杂质浓度对阀值电压的影响
30
4. 功函数差的影响
功函数差也将随衬底杂质浓度的变化而变化。但实验证明， 该变化的范围并不大。 从阀值电压的表示式可知，功函数越大，阀值电压越高。 为降低阀值电压，应选择功函数差较低的材料，如掺杂多 晶体硅作栅电极。
2VLSI设计基础-MOS器件与电路设计基础(王)
其中： 是沟道长度调制因子，表征了沟道长度调制的 程度，当不考虑沟道长度调制作用时， =0。
注意：在非饱和区，漏源电流-漏源电压关系是一 个抛 物线方程，当VDS→0时，忽略平方项的影 响，漏源电流-漏源电压呈线性关系。
Ids Vgs Vtn Vds
对应每一个VGS，抛物线方程的最大值发生在临 界饱和点VDS=VGS-VTN之处，当漏源电压继续增 加，则器件进入饱和区，这时的漏源电流与漏源 电压关系由沟道长度调制效应决定，下页图说明 了这样的关系。
一个极为重要的参数。
线性区
gm
I ds Vgs
| Vds,VbsC
n
tox
W L
Vds
饱和区
gm
I ds Vgs
| Vds,VbsC
n
tox
W L
| Vgs
VTn
|
从公式可以看出：NMOS晶体管的跨导与载流子的
迁移率μn、晶体管的宽长比(W/L) 成正比，与栅氧化 层的厚度成反比；同时，跨导还和器件所处的工作
3.1 半导体的表面场效应
在垂直于半导体表面的电场作用下，半导 体表面层中的载流子数目会发生变化，从而使 半导体的导电能力发生变化，这种效应称为半 导体表面场效应。
3.1.1 P型半导体
图 1 P 型半导体
该P型半导体体内的多数载流子 （即空穴）的分布是均匀的。
3.1.2 表面电荷减少
图 2 表面电荷减少
在Vds比较小（即Vds<Vgs-Vtn）时，电荷的运动速度 v与沟道区的电场强度Eds成正比。设沟道长度为L，则
n Eds
n
Vds L
电子从源极到漏极所需的时间 为：
三极管及MOS管的讲解.
特性曲线将向右略微移动一图些02.05 共放射极接法输入特性曲线
。但UCE再增加时，曲线右移
2、输出特性曲线
输出特性曲线—— IC＝f〔UCE〕 I B＝常数
共放射极接法的输出特性曲线如图02.06所示， 它是以IB为参变量的一族特性曲线。输出特性曲 线可以分为三个区域。现以其中任何一条加以说 明，当UCE =0 V时，因集电极无收集作用， IC=0。当UCE微微增大时，放射结虽处于正向 电压之下，但集电结反偏电压〔UCB =UCE— UBE〕很小，收集电子的力量很弱，IC主要由 UCE打算，此区域称为饱和区。当UCE增加到 使集电结反偏电压较大时，运动到集电结的电子 根本上都可以被集电区收集，此后UCE再增加， 电流也没有明显的增加，特性曲线进入与UCE轴 根本平行的区域 (这与输入特性曲线随UCE增大 而右移的缘由是全都的) ，此区域称为放大区。
图02.06 共放射极接法输出特性曲线
〔1〕截止区——IC接近零的区域，相当IB=0的 曲线的下方。此时，放射结反偏，集电结反偏。
〔2〕放大区——IC平行于UCE轴的区域，曲线 根本平行等距。此时，放射结正偏，集电结反偏。
实际上，大约在UCE>1V和IB>0的区域是输出特 性曲线族上的放大区。此区为放大电路中晶体管 应处的工作区域。
1、晶体管中载流子的移动 双极型半导体三极管在工作时肯定要加上适当的
直流偏置电压。假设在放大工作状态：放射结加 正向电压，集电结加反向电压。现以 NPN型三 极管的放大状态为例，来说明三极管内部的电流 关系， 见图02.02。
图02.02 双极型三极管的电流传输关系
1〕放射区向基区放射电子 放射结加正偏时，从放射区将有大量的电子向基区集中，
放大区与饱和区的分界限集电结零偏〔UCE =UBE〕时 对应曲线。
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3.1.1 NMOS管I-V特性
I DS 栅下感应总电子电荷数 (Q C ) = 电子平均传输时间(τ )
VDS VGS
S n G L
I DS
I DS D n
p
图3.2 NMOS管正常工作时偏置条件
2013/10/22 10
线性区 (VGS − Vtn > VDS ) ：
I DS
3.1.1 NMOS管I-V特性(续)
VGS
图3.3 NMOS管I-V特性曲线
3.1.2 PMOS管I-V特性
2013/10/22
PMOS
14
3.1.2 PMOS管I-V特性(续)
VDS VGS
S G p
ISD L
ISD D p
n
图3.4 PMOS管正常工作时偏置条件
2013/10/22 15
3.1.2 PMOS管I-V特性(续)
PMOS I-V CHARACTERISTIC
VDS 截止区 (VGS ≥ Vtp)
VGS = -1 V VGS = -2 V VDS = VGS - Vtp VGS = -3 V 饱和区 线性区 ID
3.1.2 PMOS管I-V特性(续)
CMOS工艺中，NMOS与PMOS的栅电容Cox相等，但 是µn>µp，要想得到电学上对称的PMOS和NMOS管， 需要增大Wp的值，即：
n-channel
IDS
p-substrate B
Depletion Region
称为 NMOS 管增益因子，它是几何参数 W/L 的函数。对于给定的工艺， K’ 是确 定的。一般 L 取最小长度，可通过调整 栅宽W满足设计要求。 饱和区 (VGS − Vtn < VDS ) ：
I DS =
VGS G S n+
3.2 CMOS反相器直流特性(续)
SPICE试验程序： inverteros. m1 vout vin 0 0 nmos l=1.2um w=2um m2 vout vin vdd vdd pmos l=1.2um w=5um vdd vdd 0 5 vin vin 0 3 .model pmos pmos level=2 ld=0.15u tox=200.0e-10 +nsub=4.33e+15 vto=-0.74 kp=2.70e-05 gamma=0.58 +phi=0.6 u0=262 uexp=0.324 ucrit=65720 +delta=1.79 vmax=25694 xj=0.25u lambda=0.061 +nfs=1e+12 neff=1.001 nss=1e+11 tpg=-1.0 rsh=121 +cgdo=4.3e-10 cgso=4.3e-10 cj=0.0005 mj=0.51 +cjsw=1.35e-10 mjsw=0.24 pb=0.64 .model nmos nmos level=2 ld=0.15u tox=200.0e-10 +nsub=5.37e+15 vto=0.74 kp=8.0e-05 gamma=0.54 +phi=0.6 u0=656 uexp=0.157 ucrit=31444 +delta=2.34 vmax=55261 xj=0.25u lambda=0.037 +nfs=1e+12 neff=1.001 nss=1e+11 tpg=1.0 rsh=70.00 +cgdo=4.3e-10 cgso=4.3e-10 cj=0.0003 mj=0.66 +cjsw=8.0e-10 mjsw=0.24 pb=0.58 .dc vin 0 5.0 0.001 .probe .end
3.3.1 CMOS反相器延迟时间(续)
一、下降时间tf (1) 精确计算，饱和区和线性区分段进行：
tf = tf1 + tf 2 =
Vtn − 0.1VDD 1 19VDD − 20Vtn 2C Load + ln( ) 2 β n (VDD − Vtn ) VDD − Vtn VDD
NM
3.5
3.0
VOH VIH VIL VOL "0" 0 0
H
Noise Margin High Undefined region Noise Margin Low
2.5
2.0
1.5
NM
1.0L0.5 Nhomakorabea0
1
2
3
4
5 K
R
6
7
8
9
10
11
Fi gu re 8.8 - Noi se margi n s versu s K R for t h e CMOS i n vert er wi t h VDD = 5 V an d VTN = -VTP = 1 V.
-
VDS > VGS - VT D
+
当VDS逐渐增大时，在栅靠近漏端的沟道 区，出现沟道夹短点，且夹短点缓慢向 源方向移动。 截止区：VGS < Vtn， IDS = 0
βn (VGS − Vtn )2 2
VGS - VT
n+
饱和区的NMOS管
NMOS I-V CHARACTERISTIC ID 线形区 饱和区 VGS = 3 V VDS = VGS - Vtn
p-type metal
2013/10/22
5
NMOS晶体管
source metal _ + n-type+ _ + + _ _
gate drain metal _ + n-type + _ + _+ _
metal oxide insulator
h
h h
h
p-type metal
平衡状态下的NMOS
VGS = 2 V
VGS = 1 V VDS 截止区 (VGS ≤ Vtn)
3.1.2 NMOS管I-V特性
I DS
线性区
VDS = VGS − Vtn
饱和区
I DS
VGS = 5V
精确模型 一级近似模型
4V
0
0
1
2
3
4
(a)
3V 2V 5 VDS
VDS = 5V Vtn
0 1 2 3 4 5
(b)
2013/10/22 21
Noise margin
定义：VOL + noise < VIL and VOH - noise > VIH NMH=VOH-VIH NML=VIL-VOL
前一级
Output +V "1"
Noise Mar gin (Volts)
本级
Input +V
4.0
KR = KN/KP
3.3 信号传输延迟
数字电路的延迟时间由两个部分组成： 门级延迟：信号从逻辑门的输入到输出的延迟 时间，是基本元件的重要参数。 连线延迟：由集成电路内部门与门之间的分布 参数引起的延时。 当特征尺寸不断减小时，逻辑门的延时不断减少， 连线延迟所占的比重日益加大。在亚微米工艺下， 连线延迟占据主要地位。
Vo
VDD
N、P管均导通
Vo
VDD
0.5VDD
N管截止、P管导通
Idsn = −Idsp
P管截止、N管导通
VDD 2
0
0
图中点线代表N管、P管同时导通的电流
0
0
Vtn
VDD VDD 2 VDD + Vtp
图3.8 CMOS 反相器 的异常情况
VDD 2
VDD
Vi
良好的噪声容限要求Vinv=VDD/2，即当Idsn=|Idsp|，CMOS反相 器的VTC对称时，电路具有良好的抗干扰能力。
MOS 金属层上加负电压，半导体吸附孔穴。 金属层上加正电压，半导体吸附电子。
Metal Oxide ------------------------Semiconductor
NMOS晶体管
gate source metal n-type metal oxide insulator drain metal n-type
VGS > VTH(n)
source metal n-type + + + _ _
- +
gate drain metal n-type + + + _ _
metal oxide insulator ee_ e _e_ e _ _
h
h
h
h
h
p-type
h
h
h
h
h
metal
当电压VGS较大，大于阈值电压VTH(n), 电子被吸附到栅 级附近，并在栅下产生沟道(channel)，但这时漏源之间 仍然没有电流。
µn Wp = Wn ≈ 3.1Wn µp
µn = 650 cm2/(V.s) 电子迁移率(nMOS) µp = 240 cm2/(V.s) 空穴迁移率(pMOS)
18
2013/10/22
一、当Vin= 0时，N管断开，P管导通，Vout=VDD 二、当Vin=VDD时，N管导通，P管断开， Vout= 0 三、当V0ut<Vi<VDD时，Vout随Vin变化， 可得反相器的转移特性VTC。 V
- +
VGS > VTH(n)
source metal n-type + + + _ _
- +
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