电子电工综合实验报告

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电工电子综合试验——数字计时器实验报告

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专业：通信工程

目录

一，实验目的及要求

二，设计容简介

四，电路工作原理简述

三，设计电路总体原理框图五，各单元电路原理及逻辑设计

1. 脉冲发生电路

2. 计时电路和显示电路

3. 报时电路

4. 较分电路

六引脚图及真值表

七收获体会及建议

八设计参考资料

一，实验目的及要求

1，掌握常见集成电路实现单元电路的设计过程。

2，了解各单元再次组合新单元的方法。

3，应用所学知识设计可以实现00’00”—59’59”的可整点报时的数字计时器

二，设计容简介：

1，设计实现信号源的单元电路。（

KHz

F

Hz

F

Hz

F

Hz

F1

4

,

500

3

,

2

2

,

1

1≈

≈

≈

≈

）

2，设计实现00’00”—59’59”计时器单元电路。

3，设计实现快速校分单元电路。含防抖动电路（开关k1,频率F2,校分时秒计时器停止）。4，加入任意时刻复位单元电路（开关K2）。

5，设计实现整点报时单元电路（产生59’53”,59’55”,59’57”,三低音频率F3,59’59”一高音频率F4）。

三，设计电路总体原理框图

设计框图：

四，电路工作原理简述

电路由振荡器电路、分频器、计数器、译码器、显示器、校时电路和报时电路组成。振荡器产生的脉冲信号经过十二级分频器作为秒脉冲，秒脉冲送入计数器，计数器通过“时”、“分”、“秒”译码器显示时间，将分秒计时器分开，加入快速校分电路与防抖动电路，并控制秒计

时器停止工作。较分电路实现对“分”上数值的控制，而不受秒十位是否进位的影响，在60进制控制上加入任意时刻复位电路。报时电路通过1kHz或2kHz的信号和要报时的时间信号进行“与”的运算来实现的顶点报时的，通过两个不同频率的脉冲信号使得在不同的时间发出不同的声响。

五，各单元电路原理及逻辑设计

（1）脉冲发生电路

脉冲信号发生电路是危机时期提供技术脉冲，此次实验要求产生1HZ的脉冲信号。用NE555集成电路和CD4040构成。555定时器用来构成多谐振荡器，CD4040产生几种频率为后面电路使用。

实验电路如下（自激多谐振荡电路,周期矩形波发生电路）

震荡周期T=0.695(R1+2*R2)C，其中R1=1KΩ，R2=3KΩ，C=0.047uf，计算T=228.67*10-6 s ，f=4373.4Hz产生的脉冲频率为4KHz,脉冲信号发生电路

和CD4040连接成如图所示的电路，则从Q12输出端可以得到212分频信号F1,即1Hz的信号，Q11可以得到F2即2Hz的信号提供给D触发器CP和校分信号，Q3输出分频信号500Hz，Q2输出1KHz提供给报时电路

二，秒计时电路

应用CD4518及74LS00可以设计该电路，CD4518是异步清零，所以在进行分和秒十位计数的时候，需要进行清零，而在个位计数的时候不需要清零。所以Cr2=2QcQb,Cr4=4Qc4QB。当秒个位为1001时，秒十位要实现进位，此时需要EN2=1Qd，同理分的个位时钟EN3=2Qc，分十位时钟端EN4=3Qd。因此，六十进制计数器逻辑电路如下图所示

三，译码器显示电路

由CD45112的逻辑功能表可以知道，将CD4511的输出端的信号接入双字共阴显示器对应的引脚即可显示我们所需要的数字。接入电阻为了防止电流过大而烧坏数码管。可以悬空显示器的小数点引脚，此次实验不显示小数点，电路如下图

四，控制电路

1，校分电路

校分电路是用来对分计数器的快速校分，此时，分计数器不受秒进位的影响，秒计数器可保持。D 触发器是上升沿触发的，其他时刻则保持不变，可以构成防颤抖电路。校分电路如下图：

清零信号 清零信号

清零信号

清零

校分保持秒位信号

F1=1HZ

2，复位电路

采用触发器对清零电路实现防抖动。电路图如下18， 正常状态下，开关处于高电平的时候电路工作，处于低电平的时候，Q 输出为低电平，利用计时电路对秒和分的十位清零。输出Q ’输出高电平的时候，CD4518接收清零信号，对秒和分的个位进行清零

五，报时电路

根据要求，电路实现整点报时单元电路（产生59’53”,59’55”,59’57”,三低音频率F3,59’59”一高音频率F4）。低音时传到蜂鸣器的信号F1为500HZ,高音时传到蜂鸣器的信号为1000HZ ，电路如下图

F2=2HZ

秒计时器十位进位

秒计时器个位时钟端

分计时器个位时钟端

分 秒十位清零端

分 秒个位清零端

校分开关

F2=2HZ

清零开关

六，完整计时器电路的逻辑图

六引脚图及真值表

(1)CD4511（四线-七段译码器）引脚布局图

CD4511逻辑功能表

输入输出

D C B A g f e d c b a 字符测灯０××××××１１１１１１１８灭零１０×０００００００００００消隐锁存１１１××××显示LE＝０→１时数据

译码１１００００００１１１１１１０１１００００１００００１１０１１１０００１０１０１１０１１２１１０００１１１００１１１１３１１００１００１１００１１０４１１００１０１１１０１１０１５１１００１１０１１１１１００６１１００１１１００００１１１７１１０１０００１１１１１１１８１１０１００１１１００１１１９

(2)CD4518（双四位同步BCD码加法计数器）引脚布局图

逻辑说明，CD451是常用的8421BCD码加法计数器。每片CD4518集成电路中集成了两个独立的计数器，每个计数器的部结构如图所示

CD4518逻辑功能表

输入输出

Cr CP EN

清零 1 ××0 0 0 0