精品课件-电子系统集成设计导论-第7章
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3．支持行为、结构、数据流三种风格描述，具有较好的可综 合性
Verilog HDL支持行为、结构两种类型风格描述，数据流采用 类似于行为风格的描述，但是对应于寄存器转移一级(RTL)的结构。 一个模块内允许行为风格和结构风格相互连接。Verilog HDL在综 合，特别在RTL级的综合方面具有明显的优势。然而，Verilog在 系统级接近顶层的抽象设计能力较弱，而且还有许多是不可综合的。 设计前期可以多用些行为描述与仿真，设计后期再用结构手法以便 综合。目前出现的System Verilog弥补了这方面的不足。
declaration)，其基本格式如下： module module_identifier [(list_of_ports)];//模块命
名并列出端口名 /* 以下是关于模块项声明(module_item_declarations)
段 */ input_declaration|output_…|inout_…
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7.1.1 Verilog HDL的特点 1．语法结构简单，易学实用 Verilog HDL语言与C语言很接近，易学易用。借助于本书前
面的VHDL基础，学习Verilog HDL就显得比较容易。目前， Verilog在国外，尤其是美国和欧洲得到广泛的应用。与VHDL一样， Verilog HDL支持系统与电路设计创建描述(输入归档、交流修改)、 设计模拟仿真(验证、时序分析、调试联试，这方面Verilog尤其 擅长)、设计综合(有底层库的强力支撑)、设计测试(故障覆盖、测 试代码生成ATPG)等贯穿产品研制全程四个方面的功能。
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2．具有丰富的底层器件资源和ASIC厂商支持 Verilog HDL便于开展自底向上的设计，因为它的一个显著特 点是具有丰富的底层器件资源支持。方便的内建基元和用户定义基 元适于采用模块化、结构化设计；特别是与底层门级开关电路打交 道较多的设计比较优化；综合成EDIF格式电路结构化网表的效率较 高。现在许多ASIC制造厂商将其作为设计制造间签发(Sign-Off) 的工具。
(3) 国际标准化部门于2002年又推出了IEEE Std 1364.12002，它是一个关于寄存器转移级综合方面的附属标准。
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(4) 经过OSCI(Open SystemC initiative，SystemC开放促进 会)的努力，于2005年将SystemC确定为IEEE1666标准，可以免费 下载。
| reg_…|net_…|parameter_…|integer_… | function_…|task_…|event_…|…
/* 以下是模块项(module_items)描述段 */
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initial_construct | always_construct | module_instantiation | gate_instantiation | udp_instantiation | continuous_assign | parameter_override | specify_block endmodule
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(1) 从1990年开始，经过OVI(Open Verilog International) Verilog HDL研究开发计划的推动，Verilog于1995年被正式确定 为IEEE Std 1364-1995标准。
(2) 2001年9月公布了Verilog标准的新版本IEEE Std 1wk.baidu.com642001。2001版本主要在行为描述、ASIC底层、外围环境接口三个 方面进行了改进。在本书后面的附录2中给出了IEEE-1364-2001版 本新增的保留关键字和按类别不同的句法汇总修订。
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6．提供与其他语言和开发环境间强大的接口能力 Verilog HDL提供编程语言接口(PLI)、Verilog接口例程 (VPI)、ACC(Access，访问接口)、标准延迟格式(SDF)等，使得外 围可扩展能力非常强。
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7.1.2 Verilog HDL模块 1．模块句法结构 模块设计在句法中又被总称为模块声明(module_
(5) 2006年，公布了Verilog 2001的修订版IEEE Std 13642005，详见参考文献《IEEE Standard for Verilog Hardware Description Language 2005及附录2》。同年，System Verilog 也被确定为IEEE Std 1800-2005标准，全面包容Verilog，所编同 样功能的代码，其行数约为Verilog的1/2～1/5。目前，这两个 IEEE-2005标准之间是一致和兼容的。根据计划安排，2008年要将 IEEE-1364整合进IEEE-1800标准之中。
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7.1 Verilog HDL概要
Verilog HDL(简称Verilog)是一种通用的硬件电路设计高级 语言，设计师用它来进行数字系统与电路的设计。它最初由 GDA(Gateway Design Automation)公司的Phil Moorby于1983年创 建。之后GDA公司并入Cadence公司，Verilog遂成为Cadence公司 的专利技术。其出色的门级快速仿真工具Verilog-XL迅速获得成 功，为Verilog的广泛应用奠定了基础。
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4．面向Top-Down设计的机制 Verilog HDL以模块(Module)设计手法为主，由大小不同的模 块直接嵌套形成层次结构化设计体系。凭借丰富的函数和任务等复 用手段，高层设计可以方便地进行行为风格描述和仿真。这些都是 设计师采用自上而下设计策略的基础。 5．丰富的编译调试手段和EDA厂商支持 与EDA关系密切的Verilog HDL，本身就具有丰富的编译调试 手段，大量实用的编译预处理宏命令、系统函数和任务，使得编译、 仿真、综合的交互性较好。
第7章 Verilog HDL系统设计语言
7.1 Verilog HDL概要 7.2 Verilog HDL基础知识 7.3 逻辑门及延迟模型 7.4 数据流风格描述 7.5 行为风格描述 7.6 结构风格描述 7.7 编译仿真辅助技术 7.8 Verilog HDL调试与测试 7.9 Verilog HDL与VHDL的对比 7.10 课程设计练习 7.11 Verilog HDL扩展与支撑技术
3．支持行为、结构、数据流三种风格描述，具有较好的可综 合性
Verilog HDL支持行为、结构两种类型风格描述，数据流采用 类似于行为风格的描述，但是对应于寄存器转移一级(RTL)的结构。 一个模块内允许行为风格和结构风格相互连接。Verilog HDL在综 合，特别在RTL级的综合方面具有明显的优势。然而，Verilog在 系统级接近顶层的抽象设计能力较弱，而且还有许多是不可综合的。 设计前期可以多用些行为描述与仿真，设计后期再用结构手法以便 综合。目前出现的System Verilog弥补了这方面的不足。
declaration)，其基本格式如下： module module_identifier [(list_of_ports)];//模块命
名并列出端口名 /* 以下是关于模块项声明(module_item_declarations)
段 */ input_declaration|output_…|inout_…
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7.1.1 Verilog HDL的特点 1．语法结构简单，易学实用 Verilog HDL语言与C语言很接近，易学易用。借助于本书前
面的VHDL基础，学习Verilog HDL就显得比较容易。目前， Verilog在国外，尤其是美国和欧洲得到广泛的应用。与VHDL一样， Verilog HDL支持系统与电路设计创建描述(输入归档、交流修改)、 设计模拟仿真(验证、时序分析、调试联试，这方面Verilog尤其 擅长)、设计综合(有底层库的强力支撑)、设计测试(故障覆盖、测 试代码生成ATPG)等贯穿产品研制全程四个方面的功能。
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2．具有丰富的底层器件资源和ASIC厂商支持 Verilog HDL便于开展自底向上的设计，因为它的一个显著特 点是具有丰富的底层器件资源支持。方便的内建基元和用户定义基 元适于采用模块化、结构化设计；特别是与底层门级开关电路打交 道较多的设计比较优化；综合成EDIF格式电路结构化网表的效率较 高。现在许多ASIC制造厂商将其作为设计制造间签发(Sign-Off) 的工具。
(3) 国际标准化部门于2002年又推出了IEEE Std 1364.12002，它是一个关于寄存器转移级综合方面的附属标准。
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(4) 经过OSCI(Open SystemC initiative，SystemC开放促进 会)的努力，于2005年将SystemC确定为IEEE1666标准，可以免费 下载。
| reg_…|net_…|parameter_…|integer_… | function_…|task_…|event_…|…
/* 以下是模块项(module_items)描述段 */
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initial_construct | always_construct | module_instantiation | gate_instantiation | udp_instantiation | continuous_assign | parameter_override | specify_block endmodule
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(1) 从1990年开始，经过OVI(Open Verilog International) Verilog HDL研究开发计划的推动，Verilog于1995年被正式确定 为IEEE Std 1364-1995标准。
(2) 2001年9月公布了Verilog标准的新版本IEEE Std 1wk.baidu.com642001。2001版本主要在行为描述、ASIC底层、外围环境接口三个 方面进行了改进。在本书后面的附录2中给出了IEEE-1364-2001版 本新增的保留关键字和按类别不同的句法汇总修订。
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6．提供与其他语言和开发环境间强大的接口能力 Verilog HDL提供编程语言接口(PLI)、Verilog接口例程 (VPI)、ACC(Access，访问接口)、标准延迟格式(SDF)等，使得外 围可扩展能力非常强。
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7.1.2 Verilog HDL模块 1．模块句法结构 模块设计在句法中又被总称为模块声明(module_
(5) 2006年，公布了Verilog 2001的修订版IEEE Std 13642005，详见参考文献《IEEE Standard for Verilog Hardware Description Language 2005及附录2》。同年，System Verilog 也被确定为IEEE Std 1800-2005标准，全面包容Verilog，所编同 样功能的代码，其行数约为Verilog的1/2～1/5。目前，这两个 IEEE-2005标准之间是一致和兼容的。根据计划安排，2008年要将 IEEE-1364整合进IEEE-1800标准之中。
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7.1 Verilog HDL概要
Verilog HDL(简称Verilog)是一种通用的硬件电路设计高级 语言，设计师用它来进行数字系统与电路的设计。它最初由 GDA(Gateway Design Automation)公司的Phil Moorby于1983年创 建。之后GDA公司并入Cadence公司，Verilog遂成为Cadence公司 的专利技术。其出色的门级快速仿真工具Verilog-XL迅速获得成 功，为Verilog的广泛应用奠定了基础。
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4．面向Top-Down设计的机制 Verilog HDL以模块(Module)设计手法为主，由大小不同的模 块直接嵌套形成层次结构化设计体系。凭借丰富的函数和任务等复 用手段，高层设计可以方便地进行行为风格描述和仿真。这些都是 设计师采用自上而下设计策略的基础。 5．丰富的编译调试手段和EDA厂商支持 与EDA关系密切的Verilog HDL，本身就具有丰富的编译调试 手段，大量实用的编译预处理宏命令、系统函数和任务，使得编译、 仿真、综合的交互性较好。
第7章 Verilog HDL系统设计语言
7.1 Verilog HDL概要 7.2 Verilog HDL基础知识 7.3 逻辑门及延迟模型 7.4 数据流风格描述 7.5 行为风格描述 7.6 结构风格描述 7.7 编译仿真辅助技术 7.8 Verilog HDL调试与测试 7.9 Verilog HDL与VHDL的对比 7.10 课程设计练习 7.11 Verilog HDL扩展与支撑技术