计算机组成与设计期末考试必备
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Cache目的:使计算机低价格又能发挥CPU的高速度(减少平均读写时间)
Cache依据:程序执行及数据访问的局部性原理Cache一致性:写回法,CPU写cache 命中时,数据只写入cache。直到该块被替换出cache 时才写回MM;全写法,同时修改cache和MM的数据
Cache替换:RAND,FIFO,LRU,LFU,OTP
内存与接口地址编址:内存与接口统一编址、独立编址
接口与外设信号:数据、状态、控制信号
RAID:0冗余无校验、1镜像磁盘阵列、2并行海明码纠错、3奇偶校验并行位交错阵列、4奇偶校验扇区交错阵列、5循环奇偶校验阵列、6二维奇偶校验阵列RAID三种技术:条带化、镜像、校验磁盘道密度:磁盘半径方向单位长度磁道数目
磁盘位密度:中心磁道单位长度存储的位数
非格式化=位密度*内圈磁道周长*磁道数*记录面数
格式化=每扇区字节*每道扇区*磁道数*记录面
磁盘接口总线:SCSI,ATA,SAS,SATA, USB,IEEE-1394
内总线标准:PC/XT,ISA,EISA,PCI, STD,CPCI,VESA
CPU中断响应请求发生在指令周期结束时,CPU响应DMA在CPU周期结束时
多中断源相同优先级:自动循环优先级
8086响应INFR:一条指令结束;IF=1;没有更高优先级请求;不是STI或IRET
异步通信:1位低电启动位,数据位高位在前,最后高电平停止位8253:3个独立计数器,6种工作方式,计数器16位,最大值65535;0计数结束产生中断,1可编程单稳,2频率发生器,3方波
发生器,4软件触
发选通,5硬件触
发选通
8255:3种工作方式,
控制字写入控制
寄存器,3个8位
I/O端(A+C高)
NMI响应过程:
CPU在一条指令结
束时,检测NMI
发生。CPU内部硬
件自动产生中断
向量码02H。接着
将F、CS和IP压入
堆栈中保存起来
并关闭中断。中断
向量码乘4得中断
向量表地址,将从
该地址开始的两
个单元的内容送
入IP,下两个单元
送入CS。当然,在
此之前,中断服务
程序的入口地址
已经填入向量表
0008H到000BH中
INTR过程:外设通
过在CPU的INTR
加高电平提出可
屏蔽中断请求。
CPU在一条指令结
束且IF=1时响应:
CPU内部硬件从
INTA送出两个负
脉冲并获得中断
向量码。_,CPU
转到INTR入口地
址执行INTR中断
处理
DMA内存数据连
续传送到外设:1.
外设向DMAC提出
DMA请求;
2.DMAC通过CPU
的HOLD向CPU提
出请求;3.CPU在
一个总线周期结
束后响应。放弃总
线控制权,送出
HLDA到DMAC;
4.DMAC向外设发
出响应信号;
5.DMAC开始进行
DMA传送;6.数据
完毕,CPU重新获
得总线控制权
基本I/O方法:无
条件传送,查询传
送,中断,DMA,
通道
8259
一般全嵌套(固定
优先级):中断源
(IR0~IR7)的IR0优
先级最高、直至IR7
最低。并且此顺序
不变;自动循环优
先级:刚刚结束的
中断源优先级最
低;特殊循环优先
级:可以指定某一
优先级最低;特殊
全嵌套:响应后,
允许同级中断请
求响应
对称多机处理系
统:两个以上性能
相同的处理器;每
个处理器通过总
线共享MM和I/O;
所有处理器均能
完成同样的功能;
一个操作系统统
一指挥
USB特点:速率高;
即插即用;热插拔;
扩展性高;可靠性
高;统一标准;总
线供电;低成本;
传送距离远
PCI:高传输性能;
与CPU相对独立;
即插即用;支持设
备多控;错误检测
及报告;两种电压
环境;两种兼容卡
槽
集中式仲裁:(中央
仲裁器BS/BGi指
向每一个接口设
备,BRi反)有优先
排队电路用于决
定优先级。各设备
利用BRi向中央仲
裁器提出请求,仲
裁器根据优先级
用BGi为设备授权
1MHz/1s对称方波:
易知,需要串联才
能满足要求。时钟
接到CLK0,GATE0
有效并将OUT0输
出接到CLK1。
GATE1有效。计数
器0、1工作方式
均为3。计数器0
计数值为1000,计
数器1计数值为
1000即可。OUT1
输出为1s(OUT0为
1ms方波)对称方
波。
内:D;~MEMR(~OE);
~MEMW(~WE);~CS
(片选);~BHE=0奇
8259:D;~IOR(~RD);
~IOW(~WR);INT(IN
T);~INTA(~INTA);IR
0..7;~CS(片选)
8255:D;RESET(RESE
T);~IOR(~RD);~IOW
(~WR);PA0..7,PB0..
7,PC0..7;~CS(片选)
8253:D;
~IOR(~RD);~IOW(~
WR);CLK0..2,OUT0.
.2,GATE0..2; ~CS(片
选)