北航电子电路设计训练数字部分实验报告

2014-2015-2-G02A3050-1电子电路设计训练（数字EDA部分）实验报告（ 2015 年 6月 24 日）仪器科学与光电工程学院目录目录 (1)实验一、简单组合逻辑和简单时序逻辑 (3)1.1 实验任务1——简单组合逻辑 (3)1.1.1 实验要求 (3)1.1.2 模块的核心逻辑设计 (3)1.1.3 测试程序的核心逻辑设计 (4)1.1.4 仿真实验关键结果及其解释 (4)1.2 实验任务2——简单时序逻辑 (5)1.2.1 实验要求 (5)1.2.2 模块的核心逻辑设计 (5)1.2.3 测试程序的核心逻辑设计 (5)1.2.4 仿真实验关键结果及其解释 (6)1.3 实验小结 (6)实验二、条件语句和always过程块 (7)2.1 实验任务1——条件语句实现计数分频时序电路 (7)2.1.1 实验要求 (7)2.1.2 模块的核心逻辑设计 (7)2.1.3 测试程序的核心逻辑设计 (8)2.1.4 仿真实验关键结果及其解释 (8)2.2 实验任务2——always块实现较复杂的组合逻辑电路 (9)2.2.1 实验要求 (9)2.2.2 模块的核心逻辑设计 (9)2.2.3 测试程序的核心逻辑设计 (10)2.2.4 仿真实验关键结果及其解释 (10)2.3 实验小结 (11)实验三、赋值、函数和任务 (12)3.1 实验任务1——阻塞赋值与非阻塞赋值的区别 (12)3.1.1 实验要求 (12)3.1.2 模块的核心逻辑设计 (12)3.1.3 测试程序的核心逻辑设计 (13)3.1.4 仿真实验关键结果及其解释 (13)3.2 实验任务2——在Verilog HDL中使用函数 (14)3.2.1 实验要求 (14)3.2.2 模块的核心逻辑设计 (14)3.2.3 测试程序的核心逻辑设计 (15)3.2.4 仿真实验关键结果及其解释 (16)3.3 实验任务3——在Verilog HDL中使用任务（task） (17)3.3.1 实验要求 (17)3.3.2 模块的核心逻辑设计 (17)3.3.3 测试程序的核心逻辑设计 (18)3.3.4 仿真实验关键结果及其解释 (18)实验四、有限状态机 (19)4.1 实验任务1——利用有限状态机进行时序逻辑的设计 (19)4.1.1 实验要求 (19)4.1.2 模块的核心逻辑设计 (19)4.1.3 测试程序的核心逻辑设计 (20)4.1.4 仿真实验关键结果及其解释 (20)4.2 实验任务2——串行数据采样器 (21)4.2.1 实验要求 (21)4.2.2 模块的核心逻辑设计 (21)4.2.3 测试程序的核心逻辑设计 (23)4.2.4 仿真实验关键结果及其解释 (25)4.3 实验小结 (26)实验一、简单组合逻辑和简单时序逻辑1.1 实验任务1——简单组合逻辑1.1.1 实验要求实验代码提供的是一个可综合的数据比较器。

从语句中可以看出是比较数据a，b的结果，结果相同输出1，否则输出0.测试模块用于检测模块设计是否正确，给出输入信号，观察模块的内部信号和输出信号以确定设计是否正确。

练习题：设计一个字节（8位）的比较器，比较两个字节的大小，如a[7:0]大于b[7:0]则输出高电平，否则输出低电平。

1.1.2 模块的核心逻辑设计//compare.v第一种实现方式：assignmodule compare(equal,a,b);input a,b; //a、b为输入output equal; //equal为输出assign equal=(a==b)?1:0;//a=b时输出为1，否则输出为0endmodule//compare.v第二种实现方式：alwaysmodule compare(equal,a,b);input a,b;output equal;reg equal;always @(a or b)//a或b的值发生变化时执行判断if(a==b)equal=1;elseequal=0;endmodule//练习题compare_8.v：module compare_8(a,b,out);//与练习一的不同只在于a、b要定义为8位input[7:0] a;input[7:0] b;output out;reg out; always @(a or b) beginif(a>b)out=1;elseout=0;end endmodule1.1.3 测试程序的核心逻辑设计//compare_test.v`timescale 1ns/1ns//仿真时间及步长设置…initialbegina=0;b=0;//a、b都初始化为0#100 a=0;b=1;#100 a=1;b=1;#100 a=1;b=0;#100 a=0;b=0;//用所有可能情况赋值测试#100 $stop;endcomparem(.equal(equal),.a(a),.b(b));//compare模块实例化//compare_8_test.vinitial //变量初始化begina=0;b=0;clock=0;endalways #50 clock=~clock;// 产生周期为100ns时钟信号always@(posedge clock)//每次时钟上升沿到来，用随机数给a、b赋值，观察输出的变化begin/ a={$random}%8;b={$random}%8;//产生8位随机二进制数字end1.1.4 仿真实验关键结果及其解释练习一的仿真结果如图 1所示。

可以看到，随着a和b的值变化，输出值按照要求变化，并且在功能仿真中没有延迟，同步变化。

图 1 练习一仿真波形练习题的仿真结果如下图所示。

可以看到，每次时钟上升沿到来时a、b的值发生变化，输出随之变化。

图 2 练习题仿真结果1.2 实验任务2——简单时序逻辑1.2.1 实验要求设计二分之一分频器的可综合模型。

1.2.2 模块的核心逻辑设计always @(posedge clk_in)beginif(! reset) //reset为同步复位输入端clk_out=0;elseclk_out=~clk_out;//每次输入时钟的上升沿让输出时钟反转，实现二分频end1.2.3 测试程序的核心逻辑设计`define clk_cycle 50 //宏定义…always #`clk_cycle clk=~clk; //产生输入时钟initialbeginclk=0;reset=1;#10 reset=0;#110 reset=1; //将初始时的不定态进行复位，开始分频输出。

#100000 $stop; //停止仿真end1.2.4 仿真实验关键结果及其解释仿真结果如下图所示。

可以看到，输出时钟clk_out的周期是输入时钟clk 的二倍，即实现了二分频。

图 3 练习二仿真结果1.3 实验小结本次实验中，我们第一次学习使用Modelsim软件，对课上所学的Verilog 语法进行了巩固和提高，参考书中给出的例子自己进行了基本组合电路和时序电路的设计，也学会了编写简单的测试模块对系统进行较为全面的测试。

实验二、条件语句和always过程块2.1 实验任务1——条件语句实现计数分频时序电路2.1.1 实验要求通过定义计数器，利用条件语句，获得一个1/20分频器，将10MHz的时钟分频为500KHz。

练习题：利用10MHz的时钟设计一个单周期形状的周期波形。

2.1.2 模块的核心逻辑设计//练习三fdivision.v：always@(posedge F10M)if(!reset) //同步复位端beginF500K<=0;j<=0;endelsebeginif(j==9)/*用j实现计数，从0开始每个时钟上升沿自增1，增加到9后输出反转，实现20分频。

这里书中是增加到19后反转，这样得到的信号周期是原信号的1/40，并不是1/20，故在实验中进行了修改*/beginj<=0;F500K=~F500K;endelsej<=j+1;end//练习题：wave.valways@(posedge F10M)if(!reset) beginoutwave<=0; j<=0;endelse beginif(j==200) begin//从0开始累加到200后输出置1j<=j+1;outwave<=1;endelse if(j==300) begin//累加到300时输出置0j<=j+1;outwave<=0;endelse if(j==500) begin//累加到500时，完成一个周期，计数器清零j<=0;outwave<=0;endelsej<=j+1; end2.1.3 测试程序的核心逻辑设计//fdivision_test.valways #`clk F10M=~F10M; //产生输入时钟信号initialbeginreset=1;F10M=0;#100 reset=0;#100 reset=1;#10000 $stop;endfdivision fdivision(.reset(reset),.F10M(F10M),.F500K(F500K)); //模块实例化//wave_test.valways #`clk F10M=~F10M; //产生输入时钟initialbeginreset=1;F10M=0;#100 reset=0;#100 reset=1;#1000000 $stop;end2.1.4 仿真实验关键结果及其解释练习三的仿真结果如下图所示。

可以看到，输出时钟F500K的周期是输入F10M的1/20，符合题目要求，说明对书中代码的修改是正确的。

图 4 练习三仿真结果练习题的功能仿真结果如下图所示。

可以看到，最终输出的波形周期为50us，符合题目要求。

图 5 练习题仿真结果2.2 实验任务2——always块实现较复杂的组合逻辑电路2.2.1 实验要求设计一个简单的指令译码电路。

通过判断指令，对输入数据执行相应的操作，包括加减与或求反，需要做出及时的反应。

练习题：运用always块设计一个8路数据选择器。

2.2.2 模块的核心逻辑设计//练习五：alu.v`define plus 3'd0`define minus 3'd1`define band 3'd2`define bor 3'd3`define unegate 3'd4 //宏定义不同的操作方式…always@(opcode or a or b)begincase(opcode)//判断操作方式，对操作数a、b 进行相应的操作`plus:out=a+b;`minus:out=a-b;`band:out=a&b;`bor:out=a|b;`unegate:out=~a;default:out=8'hx;endcaseend//练习题：mux_8.valways @(addr or in1 or in2 or in3 or in4 or in5 or in6 or in7 or in0 or ncs)//in0至in7为8个数据输入端，三维寄存器addr为选择输入，用case 分支完成选择beginif(!ncs)case(addr)3'b000: mout = in0;3'b001: mout = in1;3'b010: mout = in2;3'b011: mout = in3;3'b100: mout = in4;3'b101: mout = in5;3'b110: mout = in6;3'b111: mout = in7;endcaseelsemout = 0;end2.2.3 测试程序的核心逻辑设计//alu_test.vparameter t=5;initialbegina={$random}%256;b={$random}%256;opcode=3'h0;repeat(t)begin#100 a={$random}%256; b={$random}%256; //给a、b随机赋值 opcode=opcode+1; end#100 $stop;end//mux_8_test.vinitialbeginncs=0;in0={$random}%16;…in7={$random}%16;addr=3'b000;repeat(9)//用随机数每次给数据输入端赋不同的值，观察输出结果begin#10in0={$random}%16;…in7={$random}%16; addr=addr+1;end#10 $stop;end2.2.4 仿真实验关键结果及其解释练习五仿真结果如下图所示，可以看到操作数取0、1、2、3、4时，分别完成了加、减、与、或、求反操作。