第15讲 存储器组成、存储器工作原理.

SDRAM,DDR)基本原理是利用存储器总线时 钟的上升沿与下降同一个时钟内实现两次数 据传送。
(3) DDR2 SDRAM(Double Data Rate2 SDRAM,DDR) 2004 年中 期出现了第一个支 持 DDR2 的芯片组、主板和系统。
(4) DDR3 SDRAM(Double Data3 Rate SDRAM,DDR) DDR3 采用8位预取技术, 加上使用 DDR技术(利用时钟脉冲上下沿传输数据) , 总体上 可将存储器外部传输速率提升至核心频率的8倍。
半导体存储器类型小结
半 导 体 存 储 器 随机读写 存储器 RAM
静态RAM （SRAM ）
动态RAM （DRAM ） 掩膜ROM
只读 存储器 ROM
可编程ROM （PRO ） M 可擦除ROM （EPPR ） OM 电擦除ROM （EE PROM ） 闪烁存储器 Flash ROM
3.3.2主存储器的工作原理
(2) SRAM利用半导体双稳态触发器电路的两 个稳定状态表示1和0, 以达到保存和记忆信 息的目的。SRAM 存储数据时只有在执行写 命令时才发生刷新操作。主要特点是:工作速 度快、不需要刷新电路、 因此使用简单。在 读出时不会破坏原来存放的信息
2. 只读存储器 ROM
DRAM 、SRAM, 当关机或断电时 , 其中的信息都 将随之丢失。ROM是一种能够永久或半永久性地保 存数据的存储器,即使掉电 ( 或关机 )后 , 存放在 ROM中的数据也不会丢失, 因此, 常被看作非易失性 存储器。按照ROM的内容是否(或怎样)改写,ROM 可分为以下几类 (1)Mask ROM(掩膜ROM或固化ROM)这类ROM中 的信息是由厂家在生产过程中一次形成的, 即 ROM 中的内容已经固化,用户无法进行修改。这类 RAM 适用于大批量生产
Cache 技术其基本思想：用SRAM 作为 CPU 与 DRAM 存储系统之间的缓冲区， Cache 位于 CPU 和主板之间。由芯片组中 Cache 控制器和内存控制器协调工作。 Cache 提高速度原理 : 大部分常用的信息只 占要使用的信息的一少部分。只要把经常使 用的信息存放高速存储区内, 就可以提高系统 的速度。此时 CPU 大部分时间是在与高速 的储区打交道，可以承担85% 的内存请求而 不需 CPU 增加额外的等待周期。 Cache 的一个重要指标是命中率 。
RAM 的工作频率 存储器的存取时间是指在存储器地址被选定后, 存 储器读出数据并送到 CPU(或CPU把数据写人存储 器)所需的时间。 例如：当一个 200 MHz 的处理器试图从16 MHz 存 储器读取多个数据字节时, 由于存储器每63ns(16 MHz)一个周期 , 处理器每5ns(200 MHz)一个周期, 因此,处理器在第13个周期存储器数据就绪前必须执 行12个等待状态。
(2) PROM (Programmable ROM, 可编程 ROM)PROM 中的内容在使用前由专用设备一次写入,以后不能 改变。 (3) EPROM(Erasable Programmable ROM, 可擦除可 编程 ROM)EPROM 和前两种ROM的不同点在于ROM中 的内容可以用特殊的装置擦除和重写。一般是将该 芯片在紫外线下照射15-20 分钟左右以擦除其中的 内容,然后用专用设备(如EPROM 写入器) 将信息重 新写入。一旦写入则相对固定。在 Flash ROM 大 量应用之前, EPROM 常用于软件的开发过程中。
内存读写周期经历步骤: ①选中地址。CPU向内存控制器发出地址,内存 控制器再向内存芯片传送地址,芯片内的辑电 路将地址转换为存储单元的行地址和列地址 ②把数据从选中的存储单元传送到内存芯片的 输出电路 ③内存芯片输出数据到外部。存储器控制技术 就是要减少其中的一步或多步所用的时间 , 从而减少总的读写时间。
2. 内存条的选配原则 (1) 组合原则 内存条组合原则的基本思想主要是 , 内存条 数据宽度必须适合 CPU 的数据宽度 , 并以此 来决定内存条的插槽及安装数目 (2) 速度原则 (3) 电压原则
3.3.4高速缓冲存储器
1. Cache 的作用及种类 (1) 程序访问局部性原理:在程序运行的一 个较短的时间间隙内, 由程序产生的地址往 往集中在存储器的一个很小的地址空间内。 指令地址本来就是连续分布的, 因此对这些 地址中的内容的 访问就自然的具有时间集中 分布的倾向。这种对局部范围的存储器地址 的频繁访问,而对此范围外的地址访问很少的 现象被称为程序访问的局部性。
PC 中的主存储器由DRAM组成,由于DRAM的速度 较慢,需采用相应的 DRAM的访问与控制技术以改 善其性能 为提高 DRAM 芯片的集成度 , 减少芯片的引脚数 目 ,DRAM 芯片的地址线是分时复用的: 全部地址宽 度分为行地址和列地址两部分。一般地 , 行地址占 高位地址 , 列地址占低位地址。与行、列地址相对 应 ,DRAM 芯片内部的存储单元组成一个方阵 , 同 一芯片的每个存储单元存储信息的 位数相同。 根 据芯片型号的不同 , 有些芯片的存储单元存储 1 位 信息 , 有些是 4 位的 , 有些是 8 位的等等。
Cache: 如果把一段时间内在一定地址范围 中被频繁访问的信息 集合成批地从主存中读 到一个能高速存取的小容量存储器中存放起 来供 CPU 在这段时间内随时使用而减 少或 不再去访问速度较慢的主存 , 就可以加快程 序的运行速度。这个介于 CPU 和主存之间 的高速小容量存 储器被称为高速缓冲存储器 , 简称Cache
3.3.3 内存条的组成形式
1. 内存条的组成形式 (1) 单列直插式内存条模块 (Single In - line Memory Modules, 简称 SIMM 内存条 ) (2) 双列直插式内存条模块 (Double In - line Memory Modules, 简称 DIMM 内存条 ) (3) RAMBUS 内存条模块 (RAMBUS In -line Memory Modules, 简称 RIMM 内存条 )
3. 内存的奇偶校验与 ECC 内存 (1) 内存的奇偶校验 为提高内存条数据读 / 写的可靠性 , 往往 采用奇偶校验 (Parity Check) 的方式。 (2) ECC 内存 ECC 是错误检测和校正 (Error Checking and Correcting) 的缩写。 ECC 内存的主要 特点是 , 可以自动检查和纠正内存中数据访 问和传送过程中产生的错误。
(5) RDRAM (Rambus DRAM) RDRAM 是 Rambus 公司开发的一种芯片到 芯片的存储器总线 , 总线具有一个可以以非 常高的速率交换信息的特殊装置。是窄通道 ( narrow-channel) 装置, 每次传送16位 (加上 可选的两个奇偶校验位) , 但传送速率要快得 多。
2. Cache 的工作原理与特点 (1)原理: Cache 中保存着主存储器内容的部 分副本，当 CPU 进行主存储器存取时,先访 问 Cache，检查所需内容是否在 Cache 中 , 如在则直接存取其中的数据, 由于Cache的速 度与CPU相当, 因此 CPU 就能在零等待状态 下迅速地完成数据的读写, 而不必插入等待状 态,这种情况叫命中。当CPU所需信息不在 Cache中时, 则需访问主存 , 这时CPU 要插 入等待状态 , 这种情况称未命中。
3.4内储器
3.4.1 PC中常用的半导体内储 器类型
半导体存储器芯片按照是否能随机地进行 读写 , 分为 随机存取存储器 (Random Access Memory, RAM) 和只读存储器 (Read Only Memory, ROM) 两大类
1.随机存取存储器 (RAM)
1按保存数据的机理分为动态DRAM和静态 SRAM (1) DRAM电路简单、集成度高、功耗低、成 本较低,适合作内存储器的主体部分。DRAM 是靠 MOS电路中栅极电容上电荷来记忆信息， 由于电容上的电荷会泄漏,为防止数据丢失,需 定时给电容上的电荷进行补充。DRAM 必须 在一定的时间间隔(约2ms)内将数据读出并 再写人,这一过程称为DRAM 的刷新
Flash ROM在较高的电压下,其内部信息可以 更改和删除 类似于RAM。Flash ROM 可以 用软件在PC中改写或在线写入,信息一旦写 入即相对固定。 Flash ROM 由于其单片存储容量大, 易于修 改,因此,在PC 机中用于存储主板BIOS程序。 另外,也常用于数码相机和优盘中。
提高DRAM读/写速度的几种技术
(1) SDRAM (synchronous DRAM, 同步 DRAM) 与当时芯片组的北桥芯片的前端总线同步运行, 内 部的命令发送和数据传输都以前端总线频率为基准。 SDRAM 支持突发模式。
(2) DDR SDRAM(Double Data Rate
1.DRAM的内部结构及工作原理
μ PD424256 的 DRAM 芯片的内部 结构及读 / 写控制
μPD424256 的容量为256Kx4bit, 即芯片内 部 有 256K个存储单元 , 每个存储单元可存 储 4 位信息。芯片内部有256K个存储单元, 因此需 18 根地址线,芯片外部地址只有 A0A8共9根。对芯片中的某个存储单元进行访 问时,应先将行地址送到芯片的 A0-A8 并发 出行地址选通信号 RAS, 这样 , 行地址就被 锁存到芯片内部。
接着 , 再将列地址送到芯片的 A0-A8 并发出 列地 址选通信号 CAS, 将列地址锁存到芯片 内部的列地址锁存器。这样 , 在芯片内部 , 锁存的行、列地址经行、列 地址译码器译码 后选中存储方阵中的一个存储单元 , 在读 / 写信号控制下 , 完成数据的读出或写入。
2. PC中的常用主存
(4) EEPROM(电可擦除编程ROM) 通过给定一定的电压或电流来擦除信息，然 后重新写入。 (5) Flash ROM是一种新型的非易失性存储 器, 其中的内容或数据既不像RAM一样需要 电源支持才能保存,但又像RAM一样具有可写 性。在某种低电压下,其内部信息可读不可写, 这时类似于ROM。
(2) Cache 的种类：PC 系统中一般设有一级 缓存 (L1 Cache和二级缓存 L2Cache)。 一级缓存是直接将它和 CPU 做在一起的, 故 又称为内部 Cache 或 L1 Cache, 其速度与 CPU 一致 , 容量小 ,在几 KB 至几十 KB间。 由于 586 以上微处理器的时钟频率很高, L1 Cache 未命中CPU性能将明显恶化，可采用 在微处理器芯片外再加 Cache 的办法来改善。 称此 Cache 为二级缓存 ( 又称为 L2 Cache 、 外 部 Cache 或片外 Cache)。
存储器组成、工作原理 -学习目标
(1) 了解半导体存储器的基本特性及其在 PC 中的主要应用。 (2) 掌握主存储器管理的工作原理及与内存 条的组成形式、使用及选购等相关的知识,包 括:DRAM 的内部结构及工作原理、提高DRAM 读/写速度的几种技术、内存的奇偶校验与 ECC内存、内存条的组成形式与使用场合等。 (3)了解与PC机中高速缓冲存储器Cache相关 的知识,包括:Cache的作用及种类、Cache的 工作原理与特点等。
随着 CPU 运行速度的加快 ,CPU 与动态存储 器 DRAM 配合工作时往往需要插入等待状 态 , 这显乐专 以发挥出 CPU 的高速特性 , 也 难以提高整机的性能。如果采用高速的静态 存储器 SRAM 作为主存 , 虽可解决该问题,但 SRAM 价格高, 并且 SRAM 体积大、集成度 低。为解ቤተ መጻሕፍቲ ባይዱ这个问题, 在386DX 以上的主板 中采用了高速缓冲存储器 , 即 Cache 技术。