第四章 触发器
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第四章 触发器
CP Q
SD
Q
RD
RD S R
干扰信号
1S C1 1R S CP R
Q
跳变
4-2-3. 主从触发器
主从RS RS触发器 一 . 主从RS触发器 1．电路结构
由两级同步RS触发器串联 由两级同步RS触发器串联 RS 组成。 组成。 G1～G4组成从触发器， 组成从触发器，
Q' Q' & G6 1 G9 从 触 发 器 Q Q
G1 &
&
G2
G3 &
&
G4
CP'
组成主触发器。 G5～G8组成主触发器。
CP 与CP’互补，使两个触 互补， 互补
发器工作在两个不同的时 区内。 区内。
主 G5 & 触 发 器 G7 &
&
G8
R
CP
S
主从触发器的触发翻转分为两个节拍： 主从触发器的触发翻转分为两个节拍：
2．工作原理
01
从 触 发 器 Q Q0 1 G2
CP'
0 Q'
主 G5 & 触 1 发 器 G7 & &
1' Q 1
&
0
S
G9
功能表
R Qn 0 1 0 1 0 1 0 1 Qn+1 0 1 0 0 1 1 × × 功能 保持 置0 0 0 0 0 0 1 0 1 1 1 0 0
G6 1
0
G8
置1
0
R CP
1
S
1
1 1 1 1
不定
CP
G7、 G3、 G7、G8 G3、G4 封 锁
数字电子技术基础-第四章-触发器
Q Q
SD——直接置1端，低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响，具有最高的 优先级。
3．集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q
2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时， Q2=0，则Q=1， 封锁G1和G3 使得Q2=0，维持置1 同时Q3=1，阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0，则Q=0， 封锁G4，使得Q4=1， 阻塞D=1进入触发器， 阻塞置1 同时保证Q3=0，维持置0
触发器的直接置0端和置1端
RD——直接置0端，低电平有效；
JK触发器→T（T ′）触发器
Qn+ 1 = TQn + TQn
令J = K = T
D触发器→JK触发器
SD——直接置1端，低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响，具有最高的 优先级。
3．集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q
2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时， Q2=0，则Q=1， 封锁G1和G3 使得Q2=0，维持置1 同时Q3=1，阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0，则Q=0， 封锁G4，使得Q4=1， 阻塞D=1进入触发器， 阻塞置1 同时保证Q3=0，维持置0
触发器的直接置0端和置1端
RD——直接置0端，低电平有效；
JK触发器→T（T ′）触发器
Qn+ 1 = TQn + TQn
令J = K = T
D触发器→JK触发器
数电第4章触发器课件
与该当前的输入信号有关，而且与此前电路的状态有关。
结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。
2
4.1 概述 一、触发器的概念及特点 １.概念：
FF: (Flip-Flop, 简称FF)能够存储１位二进制信号 的基本单元电路。
２.特点： （１）有两个稳定的状态：０状态和１状态。 （２）在触发信号控制下，根据不同输入信号可置成 0或1状态。 （触发信号为时钟脉冲信号）
第4章 触发器
4.1 概述
4.2 基本SR触发器（SR锁存器）
4.3 同步触发器（电平触发）
4.4 主从触发器（脉冲触发）
4.5 边沿触发器（边沿触发） 4.6 触发器的逻辑功能及描述方法 4.7 集成触发器 4.8 触发器应用举例
作业题
【5】【6】【8】【11】
1
时序逻辑电路与锁存器、触发器： 时序逻辑电路: 工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅
1、电路结构 以基本SRFF为基础，增加两个与非门。
置1端 时钟信号 (高电平有效) （同步控制）
置 0端 (高电平有效)
图4-5 同步SRFF
13
2、工作原理
分析CLK=0时： 有 SD’ =RD’=1， 则Q、Q’不变。 分析CLK=1时： （1）S=R=0时，有SD’ =RD’=1：Q、Q’不变(保持原态） （2）S =0, R=1：输出Q=0, Q’=1 （置0状态） （3）S =1, R=0：Q=1, Q’=0 （置1状态） （4）S=R=1：Q=Q’=1（未定义状态）
t t
1
主
O
Q
从
O
图4-13 主从JKFF波形
触发器专业知识课件
VCC
S S 1S CP C1 R 1R RD R
CP Q RD QR
S
解：
Q 原态未知
EXIT
同步 D 触发器
1．电路构造及逻辑符号
集成触发器
2．逻辑功能分析及描述
EXIT
集成触发器
5.同步触发器空翻现象
CP
O S
O
R
bc
gh
Oa Q
f de
O
动作特点： t 在CP＝1旳全部时间里，S或
R旳变化都能引起触发器输出 端状态旳变化。 t
在判断主从 F 次态时必须注意：
只有在CP=1旳全部时间里，输入不变，才干根据
CP 前一时刻旳输入来判断次态。
不然，必须考虑CP=1期间输入旳全部变化，才干
拟定次态。
S
G8
&
G6
&
Q’
G4
&
G2
&
Q
CP
R&
G7
& Q’ &
G5
1
G3
主触发器 G9
&
Q
G1
从触发器
EXIT
集成触发器
（二）主从JK触发器（为了清除约束条件）
2. 有约束条件。
EXIT
集成触发器
二、同步触发器 Synchronous Flip - Flop
实际工作中，触发器旳工作状态不但要由触发输入 信号决定，而且要求按照一定旳节拍工作。为此，需要 增长一种时钟控制端 CP。
CP 即 Clock Pulse，它是一串 周期和脉宽一定旳矩形脉冲。
具有时钟脉冲控制旳触发器称为时钟触发器， 又称钟控触发器。
第4章 触发器
第4章触发器教学目标●熟悉基本触发器的组成和功能●掌握基本RS触发器、同步RS触发器、边沿D和JK触发器功能●熟练掌握各种不同逻辑功能触发器之间的相互转换数字系统中除采用逻辑门外，还常用到另一类具有记忆功能的电路--触发器，它具有存储二进制信息的功能，是组成时序逻辑电路基本储存单元。
每个触发器能够记忆一位二进制数“0”或“1”。
4.1概述触发器是一种典型的具有双稳态暂时存储功能的器件。
在各种复杂的数字电路中不但需要对二进制信号进行运算，还需要将这些信号和运算结果保存起来。
为此需要使用具有记忆功能的基本逻辑单元。
能存储1位二进制的基本单元电路称为触发器。
4.2基本RS触发器4.2.1电路组成基本RS触发器是一种最简单的触发器，是构成各种触发器的基础。
它由两个“与非”门或者“或非”门相互耦合连接而成，如图4.1所示，有两个输入端R和S；R为复位端，当R有效时，Q变为0，故称R为置“0”端；S为置位端，当S有效时，Q变为1，称S为置“1”端；还有两个互补输出端Q和Q。
（a）逻辑图（b）逻辑符号（c）逻辑符号图4.1 基本RS触发器4.2.2 功能分析触发器有两个稳定状态。
nQ 为触发器的原状态（初态），即触发信号输入前的状态；1n Q+为触发器的现态（次态），即触发信号输入后的状态。
其功能用状态表、特征方程式、逻辑符号图以及状态转换图、波形图描述。
1. 状态表如图4.1（a ）可知: Q S Qn ⋅=+1，n n Q R Q ⋅=+1从表4.1中可知：该触发器有置“0”、置“1”功能。
R 与S 均为低电平有效，可使触发器的输出状态转换为相应的0或1。
RS 触发器逻辑符号如图4.1(b)、(c)所示，图中的两个小圆圈表示输入低电平有效。
当R 、S 均为低电平时有两种情况：当R=S=0，Q = Q =1，违犯了互补关系；当RS 由00同时变为11时，则Q （Q )输出不能确定。
表4.1 状态表2. 特性方程根据表4.1画出卡诺图如图4.2所示，化简得： n n RQ S Q+=+1（4-1）1=+S R （约束条件）图4.2 卡诺图3. 状态转换图如图4.3所示，图中圆圈表示状态的个数，箭头表示状态转换的方向，箭头线上标注表示状态转换的条件。
第4章 集触发器学习指导
例4.10电路如图4.10所示， 的电路是哪一些电路。
图4.10
解：对(a)电路，因为是D触发器，所以有
对(b)电路，因为是RS触发器,所以有
对(c)电路，因为是T触发器,
对(d)电路，因为是JK触发器,
因此，能实现 的电路是（b）和（d）两个电路。
知识点：复位端的作用。
例4.11由下降沿JK触发器组成的电路及其CP、J端输入波形如图4.11 所示，试画出Q端的波形(设初态为0)。
＝1， ＝0是一个稳定状态，称为1态； ＝0， ＝1是另一个稳定状态，称为0态；
其他情况如 ＝ ＝0或 ＝ ＝1，不满足互补的条件，称之为不定状态，它既不能算作0态，也不能算作1态。
2、在适当的输入信号作用下，触发器能从原来所处的一个稳态翻转成另一个稳态。
3、在输入信号取消后，能够将得到的新状态保存下来，即记忆住这一状态。
二、重点难点
本章主要内容包括：
（1）基本触发器的电路组成和工作原理。
（2）RS触发器、JK触发器、D触发器、T和T’触发器的逻辑功能以及触发器的描述方法：逻辑功能表、特性方程、驱动（激励）表、状态转移图（表）和时序（波形）图。
重点需要掌握的内容在于各类触发器的逻辑功能和逻辑功能描述方法；各种触发方式的特点、脉冲工作特性。
1．画出图P4.1所示由与非门组成的基本RS触发器输出端 、 的电压波形，输入端 、 的电压波形如图中所示。
图P4.1
2．试分析图P4.2所示电路的逻辑功能，列出真值表写出逻辑函数式。
图P4.2
3．若主从结构JK触发器CP、 、 、J、K端的电压波形如图P4.3所示，试画出Q、 端对应的电压波形。
图P4.3
10．下列触发器中，没有约束条件的是。
图4.10
解：对(a)电路，因为是D触发器，所以有
对(b)电路，因为是RS触发器,所以有
对(c)电路，因为是T触发器,
对(d)电路，因为是JK触发器,
因此，能实现 的电路是（b）和（d）两个电路。
知识点：复位端的作用。
例4.11由下降沿JK触发器组成的电路及其CP、J端输入波形如图4.11 所示，试画出Q端的波形(设初态为0)。
＝1， ＝0是一个稳定状态，称为1态； ＝0， ＝1是另一个稳定状态，称为0态；
其他情况如 ＝ ＝0或 ＝ ＝1，不满足互补的条件，称之为不定状态，它既不能算作0态，也不能算作1态。
2、在适当的输入信号作用下，触发器能从原来所处的一个稳态翻转成另一个稳态。
3、在输入信号取消后，能够将得到的新状态保存下来，即记忆住这一状态。
二、重点难点
本章主要内容包括：
（1）基本触发器的电路组成和工作原理。
（2）RS触发器、JK触发器、D触发器、T和T’触发器的逻辑功能以及触发器的描述方法：逻辑功能表、特性方程、驱动（激励）表、状态转移图（表）和时序（波形）图。
重点需要掌握的内容在于各类触发器的逻辑功能和逻辑功能描述方法；各种触发方式的特点、脉冲工作特性。
1．画出图P4.1所示由与非门组成的基本RS触发器输出端 、 的电压波形，输入端 、 的电压波形如图中所示。
图P4.1
2．试分析图P4.2所示电路的逻辑功能，列出真值表写出逻辑函数式。
图P4.2
3．若主从结构JK触发器CP、 、 、J、K端的电压波形如图P4.3所示，试画出Q、 端对应的电压波形。
图P4.3
10．下列触发器中，没有约束条件的是。
第4章 触发器
4.2
同步触发器
4.2.1 同步RS触发器
一、电路组成及工作原理 1.电路组成及逻辑符号 （1）电路组成：如仿真图4.2.1(a)所示。 （2）逻辑符号：如仿真图4.2.1(b)所示。 2.工作原理 （1）特性表：如仿真图4.2.1所示。 （2）特性方程：Qn+1=S+R’Qn RS=0 CP=1期间 有效。 二、主要特点 1.时钟电平控制 2.R、S之间有约束
本
章
小
结ቤተ መጻሕፍቲ ባይዱ
一、基本触发器：把两个与非门或者或非门交叉 连接起来，便构成了基本触发器。 二、同步触发器：在基本触发器基础上，增加两 个控制门和一个控制信号，便构成同步触发器。 三、边沿触发器：把两个同步D触发器级联起来， 便可构成边沿D触发器，再加改进就可得到边沿JK 触发器。 四、边沿触发器逻辑功能分类 五、触发器逻辑功能表示方法及转换 六、触发器的电气特性
4.1 基本触发器 4.1.1 用与非门组成的基本触发器
一、电路组成及逻辑符号 如仿真图4.1.1所示。 1.电路组成：如仿真图4.1.1(a)所示。 2.逻辑符号：如仿真图4.1.1(b)所示。 二、工作原理 1.电路有两个稳定状态 电路无输入信号即R’=S’=1时，有两个稳定状态。 （1）0状态：把Q=0、Q’=1的状态定义为0状态。 （2）1状态：把Q=1、Q’=0的状态定义为1状态。
二、集成边沿JK触发器
1.CMOS边沿JK触发器CC4027 （1）逻辑符号与引出端功能图：如仿真图4.3.6 所示。 （2）特性表：如仿真图4.3.6所示。 2.TTL边沿JK触发器74LS112 （1）逻辑符号与引出端功能图：如仿真图4.3.7 所示。 （2）特性表：如仿真图4.3.7所示。
三、主要特点
基本RS触发器
4. 应用
二、主从触发器
每一个CP下降沿，都会使 的状态变化 的状态变化， 每一个 下降沿，都会使Q的状态变化，Q4Q3Q2Q1代表四 下降沿 位二进制数，故称该电路为四位二进制计数器。 位二进制数，故称该电路为四位二进制计数器。 CP信号频率每经过一个触发器频率减半， Q4输出信号的 信号频率每经过一个触发器频率减半， 信号频率每经过一个触发器频率减半 频率是输入脉冲的十六分之一，这种频率之间的关系称为“ 频率是输入脉冲的十六分之一，这种频率之间的关系称为“分 信号的二分频， 信号的十六分频。 频”。Q1是CP信号的二分频，Q4是CP信号的十六分频。 信号的二分频 信号的十六分频
输出： ， 输出：Q， Q
R S
RD
SD
Q
0
G2
G1
0
& &
1
G2
&
&
RD、SD为1 输出不变
1
RD
1
SD RD
1
1
SD
3. 工作原理
1
G1 Q Q
一、基本RS触发器 触发器
0 0 Q &
Q 1
1
Q
Q 1 G2
G2 G1
G2 G1
&
&
&
&
&
0
RD
1
SD RD
1
0
SD RD
0
0
SD
RD=0，SD=1： Q=1，Q=0 ， ， ： RD=1，SD=0： Q=0，Q=1 ， ， ： RD=0，SD=0： ， ： RD=1，SD=1： ， ：
（二）主从计数触发器 1. 组成
第四章 触发器
&
R
&
J CP K
Q n1 S RQ n J Q n KQ n Q n 特性方程： Q n1 J Q n KQ n 特性表： J K Q n+1 功能 Q Q 0 0 Q n 保持 置0 1J C11K 0 0 1 1 置1 1 0 J CP K 1 1 Q n 翻转 国标符号
S
S
R Q
Q
R
Q Q
三、特性表和特性方程 1. 特性表： 反映触发器次态Qn+1与 现态Qn和输入变量之间 对应关系的表格
R 0 0 0 0 1 1 1 1 S 0 0 1 1 0 0 1 1 Qn
2. 简化特性表 R S 0 0 0 1 1 0 1 1 不用 3. 特性方程： Q n Q 1 0
异步复位、置位端
J J1 J 2 J 3 K K1 K 2 K 3
1 1 1 1
1 1 1 1
0 0 1 1
0 1 0 1
Qn 0 1
Qn
保持 置0 置1 翻转
三、 主要特点 1. 主从控制脉冲触发，完善方便； 2. 存在一次变化问题，抗干扰能力需提高。 Q 1 0 Q CP =1期间，只有 J 端能输入, 一般情况下，要求主从 JK 触 G8 被封锁，不论 K 为何值， 发器在 CP = 1 期间输入信号 从 R = 0，这将可能引起错误。 的取值应保持不变。 1S C1 1R 例如： CP J K S R QM Q Q 主 1 1S C1 1R 0 0 0 1 0 S R 1 0 0 0 0 0 0 1 & & 1 1 0 1 0 1 0 1 0 1 1 0 1 0 0 1 0 1 0 1 1 0 J CP K 输入变化了2 次
R
&
J CP K
Q n1 S RQ n J Q n KQ n Q n 特性方程： Q n1 J Q n KQ n 特性表： J K Q n+1 功能 Q Q 0 0 Q n 保持 置0 1J C11K 0 0 1 1 置1 1 0 J CP K 1 1 Q n 翻转 国标符号
S
S
R Q
Q
R
Q Q
三、特性表和特性方程 1. 特性表： 反映触发器次态Qn+1与 现态Qn和输入变量之间 对应关系的表格
R 0 0 0 0 1 1 1 1 S 0 0 1 1 0 0 1 1 Qn
2. 简化特性表 R S 0 0 0 1 1 0 1 1 不用 3. 特性方程： Q n Q 1 0
异步复位、置位端
J J1 J 2 J 3 K K1 K 2 K 3
1 1 1 1
1 1 1 1
0 0 1 1
0 1 0 1
Qn 0 1
Qn
保持 置0 置1 翻转
三、 主要特点 1. 主从控制脉冲触发，完善方便； 2. 存在一次变化问题，抗干扰能力需提高。 Q 1 0 Q CP =1期间，只有 J 端能输入, 一般情况下，要求主从 JK 触 G8 被封锁，不论 K 为何值， 发器在 CP = 1 期间输入信号 从 R = 0，这将可能引起错误。 的取值应保持不变。 1S C1 1R 例如： CP J K S R QM Q Q 主 1 1S C1 1R 0 0 0 1 0 S R 1 0 0 0 0 0 0 1 & & 1 1 0 1 0 1 0 1 0 1 1 0 1 0 0 1 0 1 0 1 1 0 J CP K 输入变化了2 次
数字电路(第四章触发器)
13
同步式触发器——电平触发方式，一般高电平触发； 维持阻塞触发器——边沿触发方式，一般上升沿触发；
边沿触发器——边沿触发方式，一般下降沿触发；
主从触发器——主从触发方式。
14
时钟输入CP： 时钟脉冲输入端，通常输入周期性时钟脉冲。
数据输入端：
又叫控制输入端。四种触发器：SR—S，R；D—D； JK—J，K；T—T。 初态Qn: 可称现态，某个时钟脉冲作用前触发器状态。
38
主从式JK触发器
Q
&1
Q
&2 &4
R'
从触发器
&3
S' Q'
Q'
&5 &7
J
&6
1
CP
主触发器
&8
K
CP
39
主、从触发器都是电平触发的同步式触发器 主从触发器在一个时间脉冲（CP）作用下，工作 过程分两个阶段（双拍工作方式）。
1）CP=1，主触发器接收控制信号J、K，状态反映 在 Q' 和 Q' 上， CP = 0 从触发器被封锁，保持原来状态。 2）在CP下降沿（负跳变时刻），从触发器向主触发器看齐。 负跳变时，主触发器被封锁，保持原状态不变。此时，从 触发器封锁被解除取与主触发器一致的状态。
次态Qn+1:某个时钟作用后触发器的状态。（新状态）
15
描述时钟触发器逻辑功能时，采用四种方式：
功能真值表：（表格形式） 在一定控制输入下，在时钟脉冲作用前后，初态向次态转 化的规律（状态转换真值表） 激励表：（表格形式）
在时钟脉冲作用下，实现一定的状态转换（Qn—Qn+1），应 有怎样的控制输入条件。
同步式触发器——电平触发方式，一般高电平触发； 维持阻塞触发器——边沿触发方式，一般上升沿触发；
边沿触发器——边沿触发方式，一般下降沿触发；
主从触发器——主从触发方式。
14
时钟输入CP： 时钟脉冲输入端，通常输入周期性时钟脉冲。
数据输入端：
又叫控制输入端。四种触发器：SR—S，R；D—D； JK—J，K；T—T。 初态Qn: 可称现态，某个时钟脉冲作用前触发器状态。
38
主从式JK触发器
Q
&1
Q
&2 &4
R'
从触发器
&3
S' Q'
Q'
&5 &7
J
&6
1
CP
主触发器
&8
K
CP
39
主、从触发器都是电平触发的同步式触发器 主从触发器在一个时间脉冲（CP）作用下，工作 过程分两个阶段（双拍工作方式）。
1）CP=1，主触发器接收控制信号J、K，状态反映 在 Q' 和 Q' 上， CP = 0 从触发器被封锁，保持原来状态。 2）在CP下降沿（负跳变时刻），从触发器向主触发器看齐。 负跳变时，主触发器被封锁，保持原状态不变。此时，从 触发器封锁被解除取与主触发器一致的状态。
次态Qn+1:某个时钟作用后触发器的状态。（新状态）
15
描述时钟触发器逻辑功能时，采用四种方式：
功能真值表：（表格形式） 在一定控制输入下，在时钟脉冲作用前后，初态向次态转 化的规律（状态转换真值表） 激励表：（表格形式）
在时钟脉冲作用下，实现一定的状态转换（Qn—Qn+1），应 有怎样的控制输入条件。
数字电路与逻辑设计第4章触发器(Flip Flop)
第4章 触发器（Flip Flop）
4.1 概述
一、触发器概念
Flip - Flop，简写为 FF， 又称双稳态触发器。
触发器是一种具有记忆功能，能存储1位二进制信息(0 或1)的逻辑电路。
有一个或多个输入，两个互反的输出（Q和Q）。 通常用Q端的状态代表触发器的状态。
二、触发器的分类
基本RS触发器(RSFF)又称SR锁存器，是触发器中最简 单的一种，也是各种其他类型触发器的基本组成部分。
一、TFF
（1）功能表
T
Qn
Qn+1
0
0
0
0
1
1
1
0
1
1
1
0
简化的功能表
（2）特征方程
Qn1 TQn TQ n T Qn
说明：(1)一般不单独生产，由其他触发器转换而得。 (2)触发方式由被转换的触发器决定。
触发器总结
触发器是具有记忆功能的的逻辑电路，每个触发器 能存储一位二进制数据。
(4)波形图
强调触发方式
结构不做要求
边沿JKFF的逻辑符号：
QQ
1J C1 1K
J CP K
(下 圆c) 降圈国沿)触标(发小符号
次态方程： 功能表：
一、TFF
三、TFF和TFF
在数字电路中，凡在CP时钟脉冲控制下，根据输入 信号T取值的不同，具有保持和翻转功能的电路，即当 T=0时能保持状态不变，T=1时，每来一个CP的上升沿 (或下降沿)，触发器的状态就翻转一次。
1
(6). 波形图 又称时序图，它反映了触发器的输出状态随时间和输
入信号变化的规律。
在任何时刻，输入都能直接改变输出的状态。
2.钟控原理
4.1 概述
一、触发器概念
Flip - Flop，简写为 FF， 又称双稳态触发器。
触发器是一种具有记忆功能，能存储1位二进制信息(0 或1)的逻辑电路。
有一个或多个输入，两个互反的输出（Q和Q）。 通常用Q端的状态代表触发器的状态。
二、触发器的分类
基本RS触发器(RSFF)又称SR锁存器，是触发器中最简 单的一种，也是各种其他类型触发器的基本组成部分。
一、TFF
（1）功能表
T
Qn
Qn+1
0
0
0
0
1
1
1
0
1
1
1
0
简化的功能表
（2）特征方程
Qn1 TQn TQ n T Qn
说明：(1)一般不单独生产，由其他触发器转换而得。 (2)触发方式由被转换的触发器决定。
触发器总结
触发器是具有记忆功能的的逻辑电路，每个触发器 能存储一位二进制数据。
(4)波形图
强调触发方式
结构不做要求
边沿JKFF的逻辑符号：
1J C1 1K
J CP K
(下 圆c) 降圈国沿)触标(发小符号
次态方程： 功能表：
一、TFF
三、TFF和TFF
在数字电路中，凡在CP时钟脉冲控制下，根据输入 信号T取值的不同，具有保持和翻转功能的电路，即当 T=0时能保持状态不变，T=1时，每来一个CP的上升沿 (或下降沿)，触发器的状态就翻转一次。
1
(6). 波形图 又称时序图，它反映了触发器的输出状态随时间和输
入信号变化的规律。
在任何时刻，输入都能直接改变输出的状态。
2.钟控原理
触发器
第四章 触发器
触发器：
具有记忆功能的基本逻辑单元,能接收、保存和输出数码0、1。 输出状态不只与现时的输入有关，还与原来的输出状态有关； 各类触发器都可以由门电路组成。 学习要点： 基本触发器电路组成原理、特点及逻辑功能分类；
集成触发器几种结构形式、工作原理、动态特性及逻 辑功能转换方法；
第四章 触发器
国际逻辑符号
一、 TTL集成JK触发器：
1、主从触发型JK触发器：
（2）、动作特点： 翻转分两步：在CP＝1时， 主触发器接收输入信号J， K，置成相应的状态 ，从 触发器输出端状态不变； CP下降沿到来，从触发器 按照主触发器的状态翻转。 CP＝1的全部时间里，输 入信号都将对主触发器起 控制作用。 缺点：当CP的下降沿到达时，从触发器的状态并不一 定按此时刻输入信号的状态翻转。必须考虑CP=1的全部时 间里输入信号的变化过程。抗干扰能力也有待提高。
S d 1, Rd 0
__ __
__
__
复位
一、 TTL集成JK触发器：
1、主从触发型JK触发器工作原理：(1) S d Rd 1
1 0
__ __
J
1
& G7 0
1 & G5
& G3
Q’
Q
& G1
Q0
1 K
1 0 CP
& G8 1 0
& G6 0 主触发器 1 G9 0
& G4
第四章 触发器
..
. . .
组 合 时 逻 序 辑 逻 电 路 辑
门电路
当时的 输出
电 路 记忆元件
触发器
常用时序逻辑器件：锁存器、寄存器、计数器、序列信号 发生器等，而其基本组成单元都是双稳态触发器
触发器(课件)
已有触发器的特性方程一致； （3）比较两种触发器的特性方程，根据“变量相同，
对应系数相等，则方程一定相等”的原则，求出转 换逻辑。 （4）画电路图
36
2. 转换实例
（1）JK触发器到D、T、T’和RS触发器的转换、
JK触发器
Q n 1
n
JQ
KQn
：D触发器：
Q n 1
D
n
D(Q
Qn
)
n
DQ
DQ n
CP 后，“从” 0
CP 后，“从” Qn
22
3. 特性表
表4.4.2 主从JK触发器的特性表
时钟 输入 CP J K
输出 Q n Q n1
0
0
0
0 保持
0011
1
0
0
1 置1
1011
0
1
0
0 置0
0110
1
1
0
1 翻转
1110
23
例4.4.2已知主从JK触发器输入端的电压波 形如图4.4.4所示，试画出端对应的电压波 形。假定触发器的初始状态为0 。
1
1
1
输入
SR
00 10 01 11
输出
Q n1 功能 1* 不允许 1 置1 0 置0 Q n 保持 Q n 保持 1 置1 0 置0 1* 不允许
9
例4.3.1 画出同步RS触发器输出端波形。已知同 步RS触发器的输入信号波形如图4.3.2所示，设 触发器的初始状态为0，试画出输出端波形图。
从触发器
图4.4.1 主从RS触发器的逻辑图及逻辑符号
17
2. 工作原理
（1）CP=1时，主触发器按S、R翻转，从触发器保持 （2）CP下降沿到达时，主触发器保持，从触发器根 据主触发器的状态翻转 所以，每个CP周期触发器最多可能翻转一次
对应系数相等，则方程一定相等”的原则，求出转 换逻辑。 （4）画电路图
36
2. 转换实例
（1）JK触发器到D、T、T’和RS触发器的转换、
JK触发器
Q n 1
n
JQ
KQn
：D触发器：
Q n 1
D
n
D(Q
Qn
)
n
DQ
DQ n
CP 后，“从” 0
CP 后，“从” Qn
22
3. 特性表
表4.4.2 主从JK触发器的特性表
时钟 输入 CP J K
输出 Q n Q n1
0
0
0
0 保持
0011
1
0
0
1 置1
1011
0
1
0
0 置0
0110
1
1
0
1 翻转
1110
23
例4.4.2已知主从JK触发器输入端的电压波 形如图4.4.4所示，试画出端对应的电压波 形。假定触发器的初始状态为0 。
1
1
1
输入
SR
00 10 01 11
输出
Q n1 功能 1* 不允许 1 置1 0 置0 Q n 保持 Q n 保持 1 置1 0 置0 1* 不允许
9
例4.3.1 画出同步RS触发器输出端波形。已知同 步RS触发器的输入信号波形如图4.3.2所示，设 触发器的初始状态为0，试画出输出端波形图。
从触发器
图4.4.1 主从RS触发器的逻辑图及逻辑符号
17
2. 工作原理
（1）CP=1时，主触发器按S、R翻转，从触发器保持 （2）CP下降沿到达时，主触发器保持，从触发器根 据主触发器的状态翻转 所以，每个CP周期触发器最多可能翻转一次
第四章_触发器
第i位相加产生的进位输出（CO）i=AiBi+(Ai+Bi)(CI)i 定义： AiBi=Gi、 (Ai+Bi)=Pi
（CO）i=Gi+Pi(CI)i
展开
（Co）i=Gi+Pi[Gi-1+Pi-1(CI)I-1] =Gi+PiGi-1+PiPi-1Gi-2+…+PiPi-1 … G0+PiPi-1 …P0C0]
画出逻辑图如图所示 L = A BC+ A BC+ ABC + ABC 。 如果，要求用与非门实现该 逻辑电路，就应将表达式转 换成与非—与非表达式：
得最简与—或表达式：
L = A C+ BC AB
例3：设计一个电话机信号控制电 解：（1）列真值表： （4）画出逻辑图 路。电路有I （火警）、I （盗 。 警）和I2（日常业务）三种输入 信号，通过排队电路分别从L0、
NO.1
1
1 1
1
1 1
0
0 1
0
1 0
x
x x
1
1
1
1
x
NO.2
（2）由卡 诺图求出输 出的最简与 或表达式： F=X1
X2 X1 X8 X4
0 0 X 0
1 1 X 1
1 1 X X
0 0 X X
NO.3
（3） 画逻辑图
X1
&
&
F
（4）讨论，在上述化简时，将无关项m11,m13,m15 均作1使用，显然当输入8421BCD“伪码“时，F=1， 把这种方法设计的电路叫做”不拒绝”伪码“电路。
设计过程的基本步骤： （1）分析设计要求，列出真值表； （2）根据真值表写出输出逻辑函数；
第四章---触发器
由与非门构成的基本RS触发器 例4.1: 由与非门构成的基本 触发器 (1) S D ＝0， D 加脉冲时，输出端的状态怎样？ ， 加脉冲时，输出端的状态怎样？ R R (2) S D ＝1， D 加脉冲时，输出端的状态怎样？ ， 加脉冲时，输出端的状态怎样？ (3) 令 R D = S D ，S D 加脉冲，输出端状态怎样？ 加脉冲，输出端状态怎样？
书例4.2.1： ： 书例 的波形，画出 和 给出 S D和 R D 的波形，画出Q和 Q 端对应的电压波形 当S D 、 D都为高电平时， R 都为高电平时， 触发器保持原状态不变； 触发器保持原状态不变； 变低电平时， 当 S D 变低电平时，触发 器翻转为1状态 状态； 器翻转为 状态；当 R D 变低电平时， 变低电平时，触发器翻转 为0状态；不允许 S D、 D 状态； 状态 R 同时为低电平。 同时为低电平。
2. 动作特点 电平触发： 的全部时间内S和 的变化都将引起触发器 电平触发：CP=1的全部时间内 和R的变化都将引起触发器 的全部时间内 输出端状态的变化。所以，如果在CP=1期间 、S发生多次 期间R 发生多次 输出端状态的变化。所以，如果在 期间 变化，则触发器的状态也可能发生多次翻转。 变化，则触发器的状态也可能发生多次翻转。 在一个时钟脉冲周期中，触发器发生多次翻转的现象叫做空翻。 在一个时钟脉冲周期中，触发器发生多次翻转的现象叫做空翻。 空翻是一种有害的现象，它使得时序电路不能按时钟节拍工作， 空翻是一种有害的现象，它使得时序电路不能按时钟节拍工作， 造成系统的误动作。 造成系统的误动作。 书例4.2.2 书例
§4.2 触发器的电路结构与动作 特点
一、基本RS触发器的电路结构与动作特点 基本RS触发器的电路结构与动作特点
第四章 1.RS触发器
＆
0 1
＆
0 1
R ＆
1 0
G2
S
CP
R
④ 当R=S=1时→R=0， =0→ Q =1， S Q=1，触发器状态不允许
4．特征表与特性方程 （1）特征表（CP=1）
输 S R 0 0 0 1 1 0 入 输出 逻辑功能
SQ n RQn R S 0
00 × 0 1 1
01 × 1 1 1
11 0 0 1 ×
G4 R ＆ Q Q
Q G3 S G1 ＆ ＆
Q ＆
G1、G2控制门，
R
G2
S
CP控制信号（时钟信 号）
Q、 输出。 Q
S
CP
R
(b)
逻辑符号图（b）
2．电路特点
Q G3 S G1 ＆ ＆ Q ＆ R ＆ G4
（1）有两个稳态：“0”态 Q=0 Q=1 “1”态 Q=1 Q=0
Q Q
G2
（2）CP=0，G1、G2门被封锁， RS不起作用，Q与 Q 维持原态 S R CP由0→1，G1、G2门打开， RS起作用，此时Q与Q 状态由RS决 定。
①第一个CP=1：S=1、 R=0，Q同S为1；CP=0， 保持不变 ②第二个CP=1：S=0、 R=1，Q同S为0；接着 S=0 、 R=0 ， Q 保 持 ； CP=0，保持不变
③第三个CP=1：S=1、 R=0，Q同S为1；接着 S=0、R=0，Q保持；接 着S=0、R=1，Q同S为0； CP=0，保持不变
× ×
不允许
Q
n 1
S RQ
n
（2）特性方程（状态方程）：
S R 1 （约束条件）
因为 R =0，S=0以后同时发生 R =0→1，S=0→1，触发器的状 态Qn+1是不确定的，为发获得确定的Qn+1，输入信号 R 、 必 S 需有1，即满足 S R 1
第4章 触发器
第四章触发器★主要内容1．基本触发器2．同步触发器3．边沿触发器4．时钟触发器的功能分类、功能表示方法及转换5．触发器的电气特性6．触发器的VHDL描述及其仿真★教学目的和要求1、熟练掌握基本RS触发器的电路组成和逻辑功能分析（会列真值表和画波形图）；2、掌握时钟脉冲控制的同步RS触发器的电路组成和逻辑功能（会列真值表、特性方程和画波形图）；3、熟练掌握D.JK边沿触发器的的工作特点及逻辑功能；正确区分电平触发和边沿触发的概念。
4、时钟触发器的功能分类、功能表示方法及转换；了解触发器的电气特性。
5、理解触发器的VHDL描述例子，会利用MAX+PLUS Ⅱ软件对触发器功能进行仿真，能根据仿真结果波形清楚各个触发器的功能。
★学时数：6学时★重难点重点：各种触发器的逻辑功能和触发方式。
难点：边沿JK、D触发器的结构。
第四章 触发器上一章学习了组合逻辑电路：（1）SSI 构成；（2）中规模部件构成。
全加器、比较器、译码器、数据选择器、编码器。
组合电路和时序逻辑电路是数字电路的两大类，时序电路具有记忆功能，它的某一时刻输出信号，不仅取决于当时的输入信号，而且还与电路原来状态有关。
触发器是构成时序电路的基本单元，因此，在学习时序电路之前，必需先掌握触发器（了解电路结构，掌握其功能和触发方式、熟悉逻辑符号等），特别是D 触发器和JK 触发器。
概述：1、触发器的基本要求：每个触发器都有两个互非的输出端Q 和Q ，如SR 触发器。
①触发器应有两个稳定的状态“0”态：0=Q ，1=Q ；“1”态：1=Q ，0=Q 。
稳定：触发器在没有触发信号作用下，维持原来状态不变。
②能够接收，保存和输出一位二进制信息“1”和“0”。
2、触发器的现态和次态现态n Q —— 触发器接收输入信号之前的状态 次态1+n Q —— 触发器接收输入信号之后的状态。
3、触发器的分类：① 基本触发器（没有时钟输入端）。
② 时钟触发器（有时钟脉冲输入端，触发器按时钟节拍动作）。
第4章触发器-
触发器有三个基本特性：
（1）有两个稳态，可分别表示二进制数码0和1，无 外触发时可维持稳态；
（2）外触发下，两个稳态可相互转换（称翻转）；
（3）有两个互补输出端。
以下按触发器的电路结构、触发方式、逻辑功能分
别进行介绍。
2020/2/8
3
4.1 基本RS触发器
4.1.1 与非门实现的基本RS触发器
1. 电路组成及逻辑符号 1状态：Q＝1、 Q ＝0 0状态：Q＝0、 Q ＝1
结束
第4章 触发器
放映
4.1 基本RS触发器
4.1.1 与非门实现的基本RS触发器 4.1.2 或非门组成的基本RS触发器 4.1.3 应用举例
2020/2/8
1
复习
MSI组合逻辑电路的分析特点？步骤？
2020/2/8
2
第4章 触发器
触发器是构成时序逻辑电路的基本单元电路。
触发器具有记忆功能，能存储一位二进制数码。
2020/2/8
13
2020/2/8
8
4.1.2 或非门组成S触发器 （a） 逻辑电路 （b）逻辑符号
2020/2/8 输入信号R、S为高电平有效触发。
9
或非门组成的基本RS触发器的状态转换表
S高电平 有效置1
R高电平 有效置0
2020/2/8
10
4.1.3 应用举例
与非门组成的基本RS触发器的状态转换表
2020/2/8
6
5. 基本RS触发器的时序图(设初态为0） 通常用虚线或阴影表示触发器处于不定状态。
仿真
2020/2/8
置1 置0
不定 置1
不允许
7
触发器的不定状态有两种含义： 一、Q= Q =1时，
第四章-触发器
Q n1
0 1
0 1
保持 注：S D 和 RD
0 1
1 1
置1 的1状态同时
0 1
0 0
消失后状态 置0 将不定。
0 1
0* 0*
不定
7
《数字电子技术》
4.2 触发器的电路结构及动作特点
基本RS触发器的特点： 电路简单，直接置位、复位，操作方便。
基本RS触发器经常用于键盘输入、消除开关噪声等场所。 例2：键盘消抖示例——
表4－2－4 同步D-FF的特性 表
CP D Q n Q n 1 说明
0x 0
0
保持
11
10 0 0
送0
10
11 0 1 送1
11
2021/5/24 图4.2.6 同步D-FF的逻辑图
15
《数字电子技术》
4.2 触发器的电路结构及动作特点
图4.2.7 同步D-FF的惯用符号和国标符号
由特性表可得同步D-FF的特性方程为：Qn1 D
2021/5/24 图4.2.10 同步T-FF的逻辑图
表4－2－6 同步T-FF的特性表
CP T 0X
10
11
Q n Q n 1 说明
00 11
保持 00 11 01
翻转 10
J=K=T
20
《数字电子技术》
4.2 触发器的电路结构及动作特点
图4.2.11 同步T-FF的惯用符号和国标符号
由同步T-FF的特性表或将J=K=T代入JK-FF的特 性方程可得同步T-FF的特性方程为：
【例1】在下图所示的主从JK触发器电路中，若CP、J、K
的电压波形如图所示,试求Q和Q 端的电压波形,设Qn 0 。
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0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1 0 1
1 1 1 1 1 1 1 1 1 1 1 0 0
1 1 1 1 1 1 1 1 1 1 0 1 0
0 1 0 0 1 1 1 0 0 1 1 0 不用
Q0 Q 1
0 状态
Q 1 Q0
1 状态
三、分类 按电路结构分： 基本RSFF 同步FF 主从FF 边沿FF(包括维持阻塞FF、CMOS边沿FF)
按逻辑功能分：
RSFF、DFF、JKFF、TFF、 T FF等 其他： TTL 和 CMOS
分立和集成
4.2 基本触发器
基本触发器使用的器件最少，电路最简，是其他种类 触发器的核心。 一、由与非门组成 1.电路及符号 Q G1
00 0 1
n 1
0 1 0 0 1 1 1 0
Qn 0 1
JK
01 0
11 1
10 1
置0 置1
翻转 状态转换图
0
n
0
1
n
Q
J Q KQ
CP下降沿时刻有效
J=1
K= 1 K= 1 J= K= 0
J=0 K=
0 J=
例：画出Q的波形。(设初态为0) Q C1 Q IK
1J
J CP K
&
Q
SD
RD
Q Q
RD
5.动作特点： 输入信号直接控制输出端Q和 Q 的状态。 SD--Set(Direct) ：直接置1端、直接置位端。 RD --Reset(Direct) ：直接置0端、直接复位端。
二、由或非门组成 1.电路及符号
Q
Q
≥1 G 2
Q R RD SQG1 ≥1来自2.工作原理RD
SD
&
Q
& G 2
Q S SD
Q R RD
SD
RD
2.工作原理
1 Q 0
G1 &
Q 1 0
& G 2
Q SDQ
Q R DQ
1 0 S D
0 RD 1
S D 0R D 1 Q 1Q 0 “置 1”或“置位” (Set)
S D 1R D 0 Q 0Q 1 “置 0”或“复位” (Reset) S D R D 1 Q QQ Q “保持”
CP ↑ ↑ ↑ ↑ ↑ ↑ ↑ ↑
R 0 0 0 0 1 1 1 1
S Q 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1
n
Q
n+1
注
0 1 1 1 0 0 × ×
保持
置1
S = 1，R = 0
S= 0 R= 0 1 S = 0，R = 1 S= R= 0
置0
不许
4.时序图(波形图)
J CP K J CP K (2)弄清有无异步输入端？异步置 0 端和异步置 1 端是低电 平有效还是高电平有效？ SD J CP K RD
S 1J C1 1K R
Q
Q
SD J CP K RD
S 1J C1 1K R
Q Q
(3)异步端不受时钟 CP 控制，将直接实现置 0 或置 1。 触发器工作时，应保证异步端接非有效电平。
Q C1 Q
CP
特性表
Qn 0 1
特性方程
Q n+1 1 0
功能
翻转
Q
n 1
Q
n
CP 下降沿时刻有效
4.4 不同类型时钟触发器间的转换
一、转换方法
(一) 转换要求
输 入 转换 逻辑
待求触发器 已有 触发器 CP Q Q
(二) 转换步骤
1. 写出已有、待求触发器的特性方程； 2. 将待求触发器的特性方程变换为与已有触发器一致； 3. 比较两个的特性方程，求出转换逻辑； 4. 画电路图。
2.特性方程 Q n+1
S CP R
Qn
RS
00 01 11 10
简化
CP ↑ ↑ ↑ ↑ R 0 0 1 1 S 0 1 0 1 Q n+1 Qn 1 0 ×
0 1
0
1
0
1
1
0
CP上升沿时刻有效 RS 0 约束条件
Q n1 S RQ n
3.状态转换图 状态转换图表示触发器从一个状态变化到另一个状态 或保持原状不变时，对输入信号的要求。 状态转换图
CP
如何控制？ Q G1 & SD G3 & S
&
Q G2
RD & G 4
CP
R
受时钟脉冲控制的触发器称为时钟触发器(钟控触发器)。 同步RSFF 多次翻转 同步DFF(D型锁存器) (空翻)
同步触发器
主从触发器
主从RSFF 主从JKFF
一次翻转
边沿触发器
维持阻塞FF CMOS边沿FF
抗干扰能力极强
例.已知上升沿触发的RSFF，设初态为0，试画出Q端的波形。
CP
Q Q
1S C1 1R
R
S
Q R=0 R=0 R=1 R=0 S=1 S=0 S=0 S=0
S CP R
二、时钟触发器的传输延迟时间 指从 CP 触发沿到达开始，到输出端 Q、Q 完成状态 改变所经历的时间。
二、JK D、T、T、RS “JK”的 特性方程： (一) JK D “D” 的 特性方程：
Q
n 1
J Q KQ
n
n
转换图
J
Qn1 D DQn DQn
J D , K D
(二) JK T
“T” 的 特性方程：
D
1
K
CP J
1J C1 IK
Q Q
T
K
Qn1 T Qn TQn
0 1 0 1 0 1 0 1 0 1
0 0 0 0 0 0 0 0 0 0 0 1 1
0 0 0 0 0 0 0 0 0 0 1 0 1
0 1 0 0 1 1 1 0 0 1 1 0 不用
保
持
同步置0 同步置1 翻 不 转 变
异步置1 异步置0 不允许
74LS112特性表
J K Qn RD SD CP Qn+1 注
一、边沿RS 触发器
SD S CP R RD
S 1S C1 1R R
Q Q
S --同步置1端 R --同步置0端
受CP 控制
SD --异步置1端 不受CP控制 RD --异步置0端
S D 0 无论原来Q及CP的状态 RD 1
Q 1
S D 1 无论原来Q及CP的状态 Q 0 RD 0
1.输入电平直接控制输出状态，使用不便，抗干扰能力差； 2. R、S 之间有约束。
4.3 各类触发器的逻辑功能
在数字系统中，常常要求某些触发器在同一时刻动作 (改变状态，也称为翻转)这就要求有同步信号，该信号称 为时钟信号CP(Clock Pulse)。 CP (Clock Pulse): 等周期、等幅的脉冲串。
SD
RD 0, SD 1
Q n1 1, Q n1 0
“置 1” “置 0”
RD 1, SD 0
Q n1 0, Q n1 1
RD SD 0
Qn1 Qn , Q n1 Qn “保持”
RD SD 1
Qn1 Qn1 0
“不允许”
集成边沿 JK 触发器
(1) CMOS 边沿 JK 触发器 CC4027
(2)TTL 边沿 JK 触发器
74LS112 (双JK 触发器)
CC4027特性表
J K Qn RD SD CP Qn+1 注
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
保
持
同步置0
同步置1
翻 不 转 变
异步置1 异步置0 不允许
例：画出Q0 Q1的波形。(设初态为0)
1 1J C1 1K R Q0
1J
1
Q1
Q1
CP1
CP2
Q0
C1 1K R 1
CP1
CP2
Q0
Q1
注意 (1)画波形时应首先弄清时钟触发 沿是上升沿还是下降沿？
Q C1
Q
Q C1
Q
1J
1K
1J
1K
描述了CP 对输入和触发器状态在时间上的对应关系 和控制作用。 例1.已知下降沿触发的RSFF，试画出Q端的波形。(设初 态为0) Q
1S C1
Q
1R
CP R S Q
S CP R
例2.已知上升沿触发的RSFF，设初态为0，试画出Q端的波形。 Q Q
1S C1 1R
CP
R
S
S CP R
Q
对于边沿触发器画波形时要首先判断出是上升沿触 注意： 发还是下降沿触发。 Q Q Q Q
n+1 RD S D Qn Q
1 1 0 0 1 1 0 0
0 0 1 1 1 1 0 0
0 1 0 1 0 1 0 1
1 1 0 0 0 1 1* 1*
简化特性表
R D S D
1 0 1 0 0 1 1 0
Q n+1 1 0 n Q 1*
置1 置0 保持 不允许
4.工作波形
信号同时撤消 ,出 信号不同时撤消， 设触发器初始状态为 0： 状态确定 现不确定状态 Q G1 & SD