2位二进制数据比较器实验报告

2位二进制数据比较器实验报告
一实验目的
1. 熟悉Quartus II 软件的基本操作
2. 学习使用Verilog HDL进行设计输入
3. 逐步掌握软件输入、编译、仿真的过程
二实验说明
口A、B,每个端口的数据宽
度为2 ，分别设为AO、A1和B0 B1、A0 B0为数
据低位，、B1为数据高位。

电路的输出端口分别为
EQ（A=B的输出信号）、LG（A>B时的输出信号）和SM （A<B的输出信
号）。

2位二进制数据比较器真值表
EQ = A0 ■ A1 ■ B0 ■ Bl + A0 ■ Al * BO * B1 4- AO * Al - BO ・Bl + A0 • Al • B0 • Bl |LG = AO * BO - Bl + AO ■ Al ■ BO 4- Al ■ Bl|
SM = AO BO BL 4-AO-Al BO + Al Bl
三实验要求
1、完成2位二进制数据比较器的Verilog HDL程序代码输入并进行仿真
2、采用结构描述方式和数据流描述方式
3、完成对设计电路的仿真验证
四、实验过程
1程序代码
⑴
module yan gyi ng(A,B,EQ, LG,SM); in put [1:0]A,B; output EQ,LG,SM;
assig n EQ=(A==B)?1'b1:1'bO;
assign LG=(A>B)?1'b1:1'bO;
assign SM=(A<B)?1'b1:1'bO;
en dmodule
⑵
module yan gyi ng(A,B,EQ, LG,SM); in put [1:0]A,B; output EQ,LG,SM; reg EQ,L G,SM;
always@(A or B)
begin
if(A==B)
begin
EQ<=1'b1;
LG<=1'b1;
SM<=1'b1;
end
else if(A>B) begin
EQ<=1'b1;
LG<=1'b0;
SM<=1'b0;
end
else
begin
EQ<=1'b0;
LG<=1'b0;
SM<=1'b1;
end
end en dmodule
2仿真结果
五、实验体会
通过2位二进制数据比较器的设计，使我们更加熟悉Quartus软件进行数字系统设计
的步骤，以及运用Verilog HDL进行设计输入，并掌握2位二进制数据比较器的逻辑功能和设计原理，逐步理解功能仿真和时序仿真波形。