专用集成电路知识点

基本概念

1.基本术语

ASIC:专用集成电路:Application Specific Integrated Circuit:

EDA:电子设计自动化:Electronic Design Automation

FPGA:现场可编程门阵列:Field Programmable Gata Array

CMOS:互补金属氧化物半导体:Complementary Metal-Oxide-Semiconductor Transistor EDIF:电子设计交换格式:electronic design interchange format

JTAG:复位信号: Joint Test Action Group

HDL:硬件描述语言:Hardware Description Language

SOC:片上系统:System On Chip

SDF:时序标注文件:Standerd delay format timing anotation

PLD:可编程逻辑器件:Programmable logic device

TTL:晶体管晶体管逻辑:Transistor Transistor Logic

RTL:寄存器传输级:Register transfer level

FSM:有限状态机:Finite State Machine

STA:静态时序分析:Static timing analysis

DFT:可测性设计:Design for testability

BIST:内建自测试:Build-in Self-test

SRAM:静态随机存储器:Static Random Access Memory

ISP:在线编程:In-System Programming

CAE:计算机辅助工程:Computer Aided Engineering

CAD:计算机辅助设计:Computer - Aided Design

LUT:查找表:Look Up Table

IP:互联网协议:Internet Protocol

CBIC:单元的集成电路:Cell Based Integrated Circuits

MGA:迭代检测算法:Multiagent Genetic Algorithm

UCF:用户约束文件:user constraint file

2. ASIC概念：在集成电路发展的基础上，结合电路和系统的设计方法，利用ICCAD/EDA/ESDA写计算机技术和设计工具。

3. ASIC分类

专用集成电路与通用集成电路

全定制：自己设计每一个单元库及掩膜板(晶体管和互连线)，适用于模拟。完全由自己完成。

半定制：IC制造商提供单元库，自己设计掩膜板。半成品上继续完成。分为：基于标准单元；基于门阵列：通道式、无通道、结构式；积木块法(BB)。

可编程ASIC：芯片供应商以成套设计工具形式提供。电路已经集成到芯片里。分为CPLD；FPGA。

4. ASIC设计流程

系统定义—>设计输入—>行为级仿真—>逻辑综合—>系统划分—>测试电路插入—>功能仿真—>布图、布局、布线、提取—>时序仿真—>加工、测试、封装与测试、验收。

5. ASIC设计方法

可综合设计输入；RTL级行为仿真；综合；门级功能仿真；指定可编程器件；约束文件；实现(Imlementation:Translate、map、place&route)；时序仿真(with timing)。

6. ASIC软件工具

PC机和工作站；Ultraedit、Vi(输入)；Modelsim(仿真)；Synplify Pro、Amplify(综合)；Quartus II、ISE(集成环境)；Cadence(NC-Verilog)、Synopsys。

7.为什么要可综合

逻辑综合器提供了HDL语言和网表之间的连接，不可综合的无法生成网表。

8.RTL概念，特点

RTL是描述数据在寄存器之间流动和如何处理这些数据的模型，RTL级描述的代码是可综合的。

9.SDF概念：对每个底层逻辑门提供了三种不同的延时值，分别是典型延时值、最小、最大延时值；实例化说明时要指明选用的哪一种。

10.质量评价标准

功能可否实现；性能(速度、功耗、ESD、温度)；成本(面积、成品率、可测性)。

可控性；可观性；扫描测试。

速度(最大延迟时间):T pd=T pdo+U DD(C W+C g)/I p

静态功耗：有比电路：P dQ0.=I p*U DD;无比电路：0

动态功耗：P d=f(C g+C w+C o)U2DD

速度功耗积：f*P d=CU2DD

成本：C T=C D/N+C P/y*n

11.STA中的路径和时序约束

特点：测试路径覆盖率达100%；不需要测试向量；机时非常小；不能确定功能；

路径(4种)：触发中的建立时间；触发口的保持时间；时间裕量(是指时序路径上要求的时间和实际花费的时间只差，要求大于等于零)；

STA步骤：将设计分解为不同路径的集合—>计算每条路径的延时信息—>检查所有路径的延时，分析时序约束是否满足。

约束文件：UCF用户约束文件(是ASCII码文件，描述了逻辑设计的约束，可以用文本编辑器和Xilinx约束文件编辑器进行编辑。)；NCF网表约束文件；PCF物理约束文件。用户在设计输入阶段编写UCF文件，然后UCF文件和设计综合后生成NCF文件，最后再经过实现后生成PCF 文件。

UCF文件时序约束分类：

period约束(NET SYS_clk PER10D=10ns H1GH 4ns),周期为10ns,高电平时间4ns。

OFFSET约束(NET DA TA_1N OFFSET=1N 6ns BEF ORE clk)，输入数据在穿clk有效时钟边沿之前6ns到达芯片的输入引脚。

专用约束

(FROM_TO,MAXDELAY,MAXSKEW TIMESPEC)

分组约束

(TNM,TNM_NET,TIMEGRP,TPTHRV,TPSYNC)

12.异步和同步通信

异步通信在发送字符时，所发送的字符之间的时隙可以是任意的；要求发收双方具有同频同相的同步时钟信号

13.跨时钟域信号传递

异步：(1)工作在不同的时钟频率上；

(2)工作频率相同，但是相位不相同；

处理：(1)采用握手信号来交互：设置握手信号来实现数据的传输。容易产生亚稳态，传输速率低。

(2)以异步FIFO来实现：异步FIFO的两个界面分别完成数据的写入和读取，两个界面

的时钟是不一致的。

14.网表（netlist）:在电子设计自动化中，称连线表，是指用基础的逻辑门来描述

数字电路连接情况的描述方式。是综合结果。

15.可测性设计:芯片流片后，对被测已知的测试矢量，观察其输出结果，并与已知正

确的输出结果进行比较为判断芯片功能、性能、结构好坏的过程。设计人员在设计系统和电路的同时，考虑到测试的要求，通过增加一定的硬件开销，获得最大可测性设计的过程。

必要性：a.不做测试的商业成本高；b.测试的规模越来越大，所占用时间很长，而且覆盖率难以提高。

测试分类:验证测试，生产测试，可靠性测试，接受测试。

测试方法：A TE(Automatic test equipment)

固定型故障（011—>010）

可测性方法：扫描通路测试，内建自测试，边界扫描测试，JTAG。

16.可测性设计的优势和不足

优势：(1)可以利用EDA工具进行测试矢量的生成；

(2)便于故障的诊断和调试；

(3)可以提高芯片的成本率并衡量其品质；

(4)减少测试成本；

不足：(1)增加了芯片的面积，提高了出错概率；

(2)增加设计的复杂程度；

(3)需要额外的引脚，增加了硅体面积；

(4)影响了芯片的功耗，速度和其他性能；

17.CMOS工艺: CMOS集成电路具有功耗低、速度快抗干扰能力强、集成度高等优

点：NMOS晶体管是做在P型硅衬底上的，而PMOS晶体管是做在N型硅衬底上的，要将两种晶体管做在同一个硅衬底上，就需要在硅衬底上制作一款反型区域(阱)。根据阱的不同，CMOS工艺分为P阱CMOS工艺、N阱CMOS工艺以及双阱CMOS工艺。

18.基本单元库

行为级模型；Verilog/VHDL模型；详细时序模型；测试策略；电路原理图；物理版图；

连线-负载模型。

19.验证手段：软件验证和硬件验证

20.仿真分类及特点

RTL级行为仿真：检查代码中的语法错误及代码行为的正确性，不包括延时信息，与器件无关，提高了代码的可读性。

门级功能仿真：对综合后门级网表进行的仿真，检查代码的可综合性和行为的正确性。

时序仿真：在布局布线之后的仿真，提供SDF时序标注文件，接近实际电路。

21. 集成电路设计要求

设计周期短、正确率高、硅片面积小、可测性好、速度快、低功耗、低成本。

22.PLD特点、分类以及区别

特点：无定制掩膜板或逻辑单元；设计周期短；单独的大块可编程互连；由可编程阵列逻辑、触发器或锁存器组成逻辑宏单元阵列。

分类：简单：PROM、GAL、PAL、PLA

复杂：CPLD，基于EEPROM编程，在逻辑门下编程，I/O单元，内部连线。

现场：FPAG，基于SRAM编程，在逻辑块下编程，I/O接口，内部连线，更灵活。

23. 五个抽象级别

系统级(system-level):用高级语言结构实现设计模块，实现外部性能的模型；

算法级(algorithm level): 用高级语言结构实现设计算法运行的模型；

门级(gate level):描述逻辑门以及逻辑门之间连接的模型

开关级(Switch Level):描述器件中三级管的存储节点以及他们之间连接的模型。

24.没有default的影响

组合逻辑：会形成latch(锁存器)，出现死循环；

时序逻辑：没有影响

25.如何降低成本

(1)批量要大，总产量大；

(2)提高成本率；

(3)提高每个大圆片上的芯片数，要尽量缩小芯片尺寸。

26.常见制造缺陷

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