模拟集成电路设计期末试卷

《模拟集成电路设计原理》期末考试一．填空题（每空1分，共14分）1、与其它类型的晶体管相比，MOS器件的尺寸很容易按____比例____缩小，CMOS电路被证明具有_较低__的制造成本。

2、放大应用时，通常使MOS管工作在_ 饱和_区，电流受栅源过驱动电压控制，我们定义_跨导_来表示电压转换电流的能力。

3、λ为沟长调制效应系数，对于较长的沟道，λ值____较小___（较大、较小）。

4、源跟随器主要应用是起到___电压缓冲器___的作用。

5、共源共栅放大器结构的一个重要特性就是_输出阻抗_很高，因此可以做成___恒定电流源_。

6、由于_尾电流源输出阻抗为有限值_或_电路不完全对称_等因素，共模输入电平的变化会引起差动输出的改变。

7、理想情况下，_电流镜_结构可以精确地复制电流而不受工艺和温度的影响，实际应用中，为了抑制沟长调制效应带来的误差，可以进一步将其改进为__共源共栅电流镜__结构。

8、为方便求解，在一定条件下可用___极点—结点关联_法估算系统的极点频率。

9、与差动对结合使用的有源电流镜结构如下图所示，电路的输入电容C in为__ C F（1－A）__。

10、λ为沟长调制效应系数，λ值与沟道长度成___反比__（正比、反比）。

二．名词解释（每题3分，共15分）1、阱解：在CMOS工艺中，PMOS管与NMOS管必须做在同一衬底上，其中某一类器件要做在一个“局部衬底”上，这块与衬底掺杂类型相反的“局部衬底”叫做阱。

2、亚阈值导电效应解：实际上，V GS=V TH时，一个“弱”的反型层仍然存在，并有一些源漏电流，甚至当V GS<V TH时，I D 也并非是无限小，而是与V GS呈指数关系，这种效应叫亚阈值导电效应。

3、沟道长度调制解：当栅与漏之间的电压增大时，实际的反型沟道长度逐渐减小，也就是说，L 实际上是V DS 的函数，这种效应称为沟道长度调制。

4、等效跨导Gm 解：对于某种具体的电路结构，定义inD V I ∂∂为电路的等效跨导，来表示输入电压转换成输出电流的能力 5、米勒定理解：如果将图（a ）的电路转换成图（b ）的电路，则Z 1=Z/(1-A V )，Z 2=Z/(1-A V -1)，其中A V =V Y /V X 。

这种现象可总结为米勒定理。

6、N 阱:解：CMOS 工艺中，PMOS 管与NMOS 管必须做在同一衬底上，若衬底为P 型，则PMOS 管要做在一个N 型的“局部衬底”上，这块与衬底掺杂类型相反的N 型“局部衬底”叫做N 阱。

7、有源电流镜解：像有源器件一样用来处理信号的电流镜结构叫做有源电流镜。

8、输出摆幅解:输出电压最大值与最小值之间的差。

三．画图题（每题8分，共16分）1、以V DS 作为参数画出NMOS 晶体管的I D ~V GS 曲线。

要求：（1）画三条曲线，V DS 的值分别为V DS1、V DS2、V DS3，其中V DS1<V DS2<V DS3；有适当的分析推导过程，并标出曲线中关键转折点的坐标。

（2）画两条曲线，V DS 的值分别为V BS =0、V BS <0；标出曲线中关键转折点的坐标。

解：（1）0,=<D TH GS I V V2)(21,TH GS ox n D DS TH GS TH V V LW C I V V V V -=+<<μ[]221)(,DS DS TH GS ox n D DS TH GS V V V V L W C I V V V --=+>μ(2)2、画出差动对的输入输出特性曲线（ΔI D ~ΔV in ）。

要求：（1）标出曲线中关键转折点和极限点的坐标；（2）由图分析：通过什么措施可以使差动对的线性度更好。

解：其中，，增大ISS 或减小W/L ，可使电路的线性更好。

四．简答（（每题7分，共21分）） 1、“MOS 器件即使没有传输电流也可能导通”，这种说法正确么？为什么？解：正确。

当)(2TH GS DS V V V -<<时，器件工作在深线性区，此时虽然足够的V GS 可以满足器件的导通条件，但是V DS 很小，以至于没有传输电流。

2、什么是体效应？体效应会对电路产生什么影响？解：理想情况下是假设晶体管的衬底和源是短接的，实际上两者并不一定电位相同，当V B 变得更负时，V TH 增加，这种效应叫做体效应。

体效应会改变晶体管的阈值电压。

3、带有源极负反馈的共源极放大电路相对于基本共源极电路有什么优点？解：由带有源极负反馈的共源极放大电路的等效跨导表达式得，若R S >>1/g m ，则G m ≈1/R S ，所以漏电流是输入电压的线性函数。

所以相对于基本共源极电路，带有源极负反馈的共源极放大电路具有更好的线性。

4. 在传输电流为零的情况下，MOS 器件也可能导通么？说明理由。

解：可能。

当)(2TH GS DS V V V -<<时，器件工作在深线性区，此时虽然足够的V GS 可以满足器件的导通条件，但是V DS 很小，以至于没有传输电流五．分析计算题（共34分）（下列题目中使用教材表2.1所列的器件数据，所有器件尺寸都是有效值，单位均为微米。

）1、（7分）假设λ=γ=0，计算图示电路的小信号增益（表达式）。

解：2111m m Dv g g R A +-=2、（9分）差动电路如图所示，I SS =1mA ，V DD =3V ，(W/L)1、2=(W/L)3、4=50/0.5。

（1）假设γ=0，求差动电压增益；（2）γ=0.45 V -1时，如果I SS 上的压降至少为0.4V ，求最小的允许输入共模电平。

解：（1）I D =0.5mA ，g mN =3.66×10-3，r ON =2×104Ω，r OP =104Ω，Av=-g mN (r ON || r OP )=-24.4（2）V V V V F SB F TH TH 786.0)|9.0||4.09.0|(45.07.0)|2||2|(0=-++=-++=φφγV GS1=0.786+0.27=1.056V ，V in,CM =1.056+0.4=1.456V3、（9分）(W/L)N=10/0.5，(W/L)P=10/0.5，I REF=100μA，V DD=3V，加到M1、M2栅极的输入共模电平等于1.5V。

（1）分别计算流过晶体管M3、M4、M5、M6、M7的电流；（2）假设λ=0，分别计算γ=0和γ=0.45V-1时P点电位。

解：（1）I3=I4=50μA，I5=I6=200μA，I7=500μA（2）γ=0：V P=0.368Vγ=0.45V-1：V TH1（V P=0.368V）=0.78V，V P1=0.288V；V TH2（V P1=0.288V）=0.764V，V P2=0.304；V TH3（V P2=0.304V）=0.767V，V P3=0.301；V TH4（V P3=0.301V）=0.766V，V P4=0.302；V TH5（V P4=0.302V）=0.766V，V P4=0.302……. 所以V P≈0.302V4、（9分）画出下图共源极高频模型的小信号等效电路，并利用小信号模型精确推导系统的极点频率。

解：第三章集成电路中的器件及模型1.对MOS器件主要关心的是器件的阈值电压，电流方程，器件的瞬态特性，小信号工作的模型。

2.阈值电压是一个重要的器件参数，它是MOS晶体管导通和截止的分界点。

①当V GS＞V T，而V DS=0时，在源—漏区之间形成均匀的导电沟道，无电位差，无电流。

②当V DS＞0但比较小时，在源—漏区有近似均匀的导电沟道，形成漏电流。

③当V DS=V GS-V T时，漏端反型层电荷减少到零，沟道在源端夹断。

④当V DS＞V GS-V T时，沟道夹断的位置向源端方向移动，形成耗尽区。

3.K，K'的关系：K是MOS晶体管的导电因子。

K'是本征导电因子。

MOS晶体管的导电因子（K）由两方面因素决定：①K'②晶体管宽长比（W/L）4.亚阈值电流：MOS晶体管处于表面弱反型状态，即亚阈值区，在其沟道中存在反型载流子，以扩散为主运动，而形成的电流。

亚阈值斜率：亚阈值电流减小一个数量级所对应的栅电压的变化。

5.MOS管瞬态特性：①本征电容：与本征工作区电荷变化相联系的电容。

②寄生电容：包括覆盖电容，源漏区PN结电容。

6.大，小信号分别针对什么问题提出的？答：大信号针对数字电路提出的，小信号针对模拟电路提出的。

7.小尺寸器件的二级效应包括哪些方面，任选一种说明。

答：包括：①短沟道效应②窄沟道效应③饱和区沟道长度调制效应④迁移率退化和速度饱和⑤热电子效应短沟道效应（SCE）：MOS晶体管沟道越短，源—漏区pn结耗尽层电荷在总的沟通区耗尽层电荷中占的比例越大，使实际由栅压控制的耗尽层电荷减少，造成的值电压随沟道长度减小而下降。

8.本征晶体管的EM模型用来分析什么问题。

答：①晶体管饱和压降和工作电流的关系②晶体管的输出曲线9.集成双极晶体管的寄生效应有哪些？如何改善？答：①无缘寄生：寄生电阻和电容与PN结和电流通过的路径相关联②有缘寄生：由基极、集电极、隔离墙、衬底组成的PNP晶体管改善：①在工艺加工中掺金，增加复合中心数量②在集电区下设置n +埋层，加大寄生PNP 管基区宽度③在NPN 管收集结上并连一个SBD10.EM2模型怎么来的？答：在本征EM 模型基础上增加反映寄生效应的元件。

11.晶体管特征频率f T ：晶体管交流输出短路共发射极电流增益β（f ）=1时的工作频率。

12.无源元件分为：电阻器，电容器，电感器，（互连线）第四章 反相器的直流噪声容限，开、关门电平分别针对什么？答：为了保证电路能正常工作，对电路的输入逻辑电平有一个允许的变化范围，这个范围就是直流噪声容限。

它反映了电路的抗干扰能力，决定于电路所能承受的最差的输入逻辑电平。

关门电平是电话允许的输入低电平的上限，而开门电平是电路允许的输入高电平的下限。

2.CMOS 反相器的设计。

答：（1）为了使CMOS 反相器有最佳性能，采用全对称设计：V TN =-V TP ，K N =K P ，因为全对称设计V it =21V PP ，所以V NLM =V NHM =21V DD 且t r =t f ，这样最有利于提高速度。

（2）在实际工艺中，不可能获得完全对称设计。

因此取L N =L P =λ，W N =W P =W A ，W P =2W N ，W N=W A 。

（3）要求一个反相器在驱动1pF 负载电容时t r 和t f 不超过0.5ns ，采用0.6um 工艺，V DD =5V ，V TN =0.8V ，V TP =-0.9V ，K'N =μn C OX =120×10-6A/V 2，K'P =μP C OX =60×10-6A/V 2 根据)]1.029.1ln()1(21)1(1.0[t 2p r P P P P αααατ--+--=其中18.0=-=DDTP P V V α要求t r =0.5ns ，则τp =0.28ns 又根据τp =C L /K P V DD 得K P =7.14×10-4A/V 2因则 要求PMOS 管宽长比满足：8.2310601014.72'2)(64=⨯⨯⨯==--P P P K K L W 同理 要求NMOS 管宽长比满足：5.1110120109.62'2)(64=⨯⨯⨯==--N N N K K L W 取L N =L P =0.6um 则 W N =6.9um ，W P =14.28um在画版图时，MOS 管的沟道宽度要根据实际情况取整3.CMOS 与NMOS 反相器的比较答：从直流特性看 NMOS ：负载元件常导通，是有比反相器，达不到最大逻辑摆幅，有较大静态功耗噪声容限。