四位超前进位加法器图形和语言仿真
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ENTITY quanjiaqi4 IS
PORT(A0,A1,A2,A3,B0,B1,B2,B3,CI0:IN STD_LOGIC;
S0,S1,S2,S3,CO:OUT STD_LOGIC);
END ENTITY q百度文库anjiaqi4;
ARCHITECTURE quanjiaqi OF quanjiaqi4 IS
END ARCHITECTURE quanjiaqi;
对语言检验结果：
波形输入检验结果
形输出结果：
四位超前进位加法器图形和语言仿真
全加器的真值表
其中CI为前一位的进位，CO为是向高位的进位
则由真值表可以得出：
于是由以上可以得到：
则可以得出：
于是由以上公式可画电路图如下：
对所画电路图进行检验，结果如下：
电路图正确。
波形输入检验结果
最终输出波形结果
VHDL语言仿真
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
S3<=A3 XOR B3 XOR ((A2 AND B2)OR((A2OR B2)AND(A1 OR B1))OR((A2 ORB2)AND(A1 OR B1)AND(A0 AND B0))OR((A2 OR B2)AND(A1 OR B1)AND(A0 OR B0)AND CI0));
CO<=(A3 AND B3)OR((A3 OR B3)AND(A2 AND B2))OR((A3 OR B3)AND(A2 OR B2)AND(A1 AND B1))OR((A3 OR B3)AND(A2 OR B2)AND(A1 ORB1)AND(A0 AND B0))OR((A3 OR B3)AND(A2 OR B2)AND(A1 OR B1)AND(A0 OR B0)AND CI0);
BEGIN
S0<=A0 XOR B0 XOR CI0;
S1<=A1 XOR B1 XOR (A0 AND B0);
S2<=A2 XOR B2 XOR ((A1 AND B1)OR((A1 OR B1)AND(A0 AND B0))OR((A1 OR B1)AND(A0 OR B0)AND CI0));
PORT(A0,A1,A2,A3,B0,B1,B2,B3,CI0:IN STD_LOGIC;
S0,S1,S2,S3,CO:OUT STD_LOGIC);
END ENTITY q百度文库anjiaqi4;
ARCHITECTURE quanjiaqi OF quanjiaqi4 IS
END ARCHITECTURE quanjiaqi;
对语言检验结果：
波形输入检验结果
形输出结果：
四位超前进位加法器图形和语言仿真
全加器的真值表
其中CI为前一位的进位，CO为是向高位的进位
则由真值表可以得出：
于是由以上可以得到：
则可以得出：
于是由以上公式可画电路图如下：
对所画电路图进行检验，结果如下：
电路图正确。
波形输入检验结果
最终输出波形结果
VHDL语言仿真
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
S3<=A3 XOR B3 XOR ((A2 AND B2)OR((A2OR B2)AND(A1 OR B1))OR((A2 ORB2)AND(A1 OR B1)AND(A0 AND B0))OR((A2 OR B2)AND(A1 OR B1)AND(A0 OR B0)AND CI0));
CO<=(A3 AND B3)OR((A3 OR B3)AND(A2 AND B2))OR((A3 OR B3)AND(A2 OR B2)AND(A1 AND B1))OR((A3 OR B3)AND(A2 OR B2)AND(A1 ORB1)AND(A0 AND B0))OR((A3 OR B3)AND(A2 OR B2)AND(A1 OR B1)AND(A0 OR B0)AND CI0);
BEGIN
S0<=A0 XOR B0 XOR CI0;
S1<=A1 XOR B1 XOR (A0 AND B0);
S2<=A2 XOR B2 XOR ((A1 AND B1)OR((A1 OR B1)AND(A0 AND B0))OR((A1 OR B1)AND(A0 OR B0)AND CI0));