第12章 触发器与时序逻辑电路

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图12.4 同步RS触发器的状态图
图12.5 同步RS触发器的空翻现象
因此,对于同步触发器，在CP=1期间，不允许输入信号R和S 发生变化。否则会产生空翻现象。另外在同步触发器接成计数状 态时，也容易产生空翻现象。为了避免空翻现象的发生，必须改 进触发器的电路结构。 由于时钟控制RS触发器的上述缺点，使它的应用受到很大限 制。一般只用它作为数码寄存器而不宜用来构成具有移位和计数 功能的逻辑部件。
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3．状态表 归纳上面的工作分析，得到同步RS触发器的状态表如表12.2所 示。
数字电子技术 表12.2 同步RS触发器的状态表 输入信号 初始状态 S 0 0 0 0 1 1 1 1 R 0 0 1 1 0 0 1 1
Qn
输出状 态
Q n 1
逻辑功 能说明
Q n（维持
0 1 0 1 0 1 0 1
图12.2 例12.1图
12.1.2 基本RS触发器逻辑功能的其它表示方法
除了用状态表表示基本RS触发器的逻辑功能外，还可以用波 形图（也称为时序图）或者状态方程（特性方程）来表示基本RS 触发器的逻辑功能。 1．时序图 在给定或假设触发器的初始状态的情况下，根据已知的输入 信号波形，可以画出相应的输出端Q的波形，上下对应，按时间 轴展开，高电平代表1，低电平为0，这种波形图称为时序图，如
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知识点和学习要求
触发器是时序逻辑电路的重要组成部分。触发器是由逻辑门 加反馈线构成的，具有存储数据、记忆信息等多种功能。本章介 绍的主要内容有：基本RS触发器和同步RS触发器的电路结构、 逻辑符号和逻辑功能；几种常用的钟控触发器的电路结构、逻辑 符号和逻辑功能。
时序逻辑电路简称时序电路，与组合逻辑电路一起是数字电 路的两大重要组成。本章首先介绍时序逻辑电路的基本概念、特 点及时序逻辑电路的一般分析方法。要求掌握典型时序逻辑部件 计数器和寄存器的逻辑功能、集成芯片及其使用方法及典型应用。
Qn1 S RQn
RS 0（约束条件）
2．状态转换图 描述触发器的状态转换关系及转换条件的图形称为状态转换 图，简称转换图。 一般情况下，我们把触发器的两个稳定状态“0”和“1”用 两个圆圈表示，用箭头表示由现态Qn到次态Qn+1的转换方向，并 在箭头的附近用文字或相应得说明来表示完成转换所必需的条件， 这种表示图形就是状态图。状态图是设计时序逻辑电路必须掌握 的知识。 图12.4为同步RS触发器的状态图，从图中可以得到和状态表 一致的逻辑功能。图中箭头上所表示的是输入信号S和R，“×” 表示任意态，即可以是“1”，也可以是“0”。例如，当初态为 “0”时，在从“0”到“0”圆圈上的箭头附近标明“0×”，这 说明若S=0，不论R为“0”
数字电路按逻辑功能的不同，可分为组合逻辑电路和时序逻 辑电路两大类。
数字电子技术 时序逻辑电路是指电路在任一时刻的输出状态不仅与该时刻各输 入状态的组合有关，而且与电路前一时刻的状态（即原状态）有 关，时序逻辑电路的特点是具有记忆功能。本章主要介绍组成时 序逻辑电路的基本单元——触发器。 触发器是具有记忆功能的基本逻辑单元。它有两个输出端Q和， 有两个输出稳定的状态：0状态和1状态；Q=1称为触发器的“1” 状态，Q = 0称为触发器的“0”状态。一个触发器可以记忆1位二 值信号。 触发器在不同的输入情况下，它可以被臵成0状态或1状态；当输 入信号消失后，所臵成的状态能够保持不变；触发器由1态变为0 态，或由0态变为1态，称为触发器的翻转。触发器的Q输出端的 翻转前状态称为触发器的初态或原态，它是触发器接收输入信号 之前的稳定状态。相对于初态，触发器在触发之后的输出状态称 为次态或新态，它是触发器接收输入信号之后所处的新的稳定状 态。
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G1
R
&
R Q
G1
&
R
& Q
Q R
Q
R
R
Q
Q
S
&
S
S
Q
Q
S
S
G2
S
（a）内部电路结构
G2
（b）逻辑符号
图12.1 由与非门组成的基本RS触发器 2．工作原理 Q （1） =1， =1。假如触发器初始处于 0态，即Q=0， =1， S R Q端耦合至G1门的输入端，使其输出端 Q 变为1，将此1电平再 反馈到G2门的输入端，使它的两个输入端都为1，因而保证了 G1门的输出端Q为0，故触发器继续保持原来的0态。同理，若 触发器处于1态，在这种输入前提下，Q也会继续保持1态。
12.2.2 同步RS触发器逻辑功能的其它表示方法
与基本RS触发器一样，同步触发器的逻辑功能除了用状态表 表示之外，也可以用时序图、状态方程（特性方程）和状态转换 图来表示。 1．状态方程 将Qn+1作为输出变量，R、S、Qn作为输入变量，由状态表可 以得到同步RS触发器的状态方程，经化简可得
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图，如图12.2所示。
2．状态方程 以逻辑函数的形式来描述次态与现态及输入信号之间的关系 的逻辑表达式，称为状态方程。将次态Qn+1作为输出变量，R、S 作为输入变量，由状态表可以导出基本RS触发器的状态方程，经 化简可得 Q n1 S RQ n
RS 0 （约束条件）
上式中约束条件表示R和S之积必须等于0。也就是说触发器输 入R、S不能同时为1，以避免出现状态不定现象。该约束条件也 可以写作： RS 1
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3．触发器的状态表
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【例12.1】由与非门组成的基本RS触发器的两个输入R、S波 形如图12.2所示。试画出输出Q的波形。设触发器的初态为“0”。 解：波形如图12.2。注意，不定状态是发生在和同时为0，又同时 恢复为1之后。
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S R Q 不定 不定 Q
数字电子技术 集成触发器可按多种方式分类。 （1）按工作方式分，无时钟的是基本RS触发器，是异步工作 方式；有时钟控制的称为时钟触发器，是同步工作方式。 （2）根据逻辑功能的不同，触发器可以分为RS触发器、D触发 器、JK触发器、T和T´触发器。 （3）按结构方式分（仅限时钟触发器），可分为维持阻塞触发 器、边沿触发器和主从触发器。 （4）根据触发方式不同，可分为电平触发器、边沿触发器和主 从触发器。 （5）按晶体管性质分，可分为双极型晶体管（Bipolar Junction Transistor）集成触发器和MOS型集成触发器。 触发器的逻辑功能可以用状态表、特性方程、状态转换图和 波形图（又称时序图）、激励表来描述。
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基本RS触发器是触发器电路的基本结构形式，是构成其它类 型触发器的基础。从内部结构看，可分为由与非门组成的基本RS 触发器和或非门组成的基本RS触发器两种。
12.1.1 由与非门组成的基本RS触发器
1．电路结构及逻辑符号 由与非门组成的基本RS触发器内部电路结构及逻辑符号如图 12.1所示，它由两个与非门相互交叉耦合而成。有两个信号输入 端和，一般情况下，字母上的“非”表示低电平有效；有两个输 出端Q和，正常情况下，二者是相反的逻辑状态。这里所加的输 入信号（低电平）称为触发信号，由它们导致的转换过程称为翻 转。由于这里的触发信号是电平，因此这种触发器称为电平控制 触发器。
数字电子技术 综上所述，基本RS触发器具有复位（Q =0）、臵位（Q =1）、保持原状态三种功能，R为复位输入端，S为臵位输入端， 可以是低电平有效，也可以是高电平有效，取决于触发器的结构。 其缺点是由于输入信号直接控制触发器的输出状态，虽然电 路结构简单，但电路的抗干扰能力差；另外输入端R和S之间有约 束，限制了触发器的使用。
数字电子技术 考虑到时钟的作用，时钟脉冲到来之前，触发器的初态或原态， 用Qn表示；时钟脉冲到来之后，触发器在触发之后的次态或新态， 用Qn+1表示。
12.2.1 同步RS触发器
1．电路结构及逻辑符号 由与非门组成的同步RS触发器内部电路结构及逻辑符号如图 12.3所示。图12.3（a）中G1、G2两个与非门组成基本RS触发器， G3、G4两个与非门是控制门。它有两个输入端R和S，通过控制 门输入；一个控制输入端即时钟脉冲CP；两个输出端Q和 ，正 Q 常情况下，二者是相反的逻辑状态。 图12.3（b）中C1表示时钟输入端，C1中的C是控制关联标 记，C1表示受其影响的输入是以数字1标记的数据输入，如1R、 1S。
数字电子技术 还是为“1”，触发器的状态都为“0”；在从左“0”到右“1” 的箭头附近标明“10”，这说明若S=1，R =0，触发器的状态变 为“1”。当初态为“1”时，在从“1”到“1”圆圈上的箭头附 近标明“×0”，这说明若R=0，不论S为“0”还是为“1”，触 发器的状态都为“1”；在从右“1”到左“0”的箭头附近标明 “01”，这说明若S=0，R=1，触发器的状态变为“0”。 同步触发器的优点是结构简单，且可以满足触发器按照一定 的频率同步工作。但同步触发器有一个严重不足，即在一个时钟 脉冲CP作用下，触发器的状态可能会翻转两次或者更多，这种现 象我们称为“空翻”。引起空翻的原因是在时钟脉冲CP作用期间 输入信号依然直接控制着触发器状态的变化，如果输入信号R、S 发生变化，则触发器状态会跟着变化，从而使得一个时钟脉冲作 用期间引起多次翻转，如图12.5所示。
0 1 0 0 1 1 状态不 定
原态） （置 0）
（置 1）
禁止状态
数字电子技术 由状态表可以看出，它和与非门构成的基本RS触发器的状态 表实质上是一样的。只是输入信号为高电平有效，属于加了时钟 脉冲的电平控制触发器。 由状态表可以看出，同步RS触发器的状态转换分别由R、S 和CP控制，其中，R、S控制状态转换的方向，即转换为何种次 态；CP控制状态翻转的时刻，即何时发生翻转。
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基本RS触发器是由输入信号直接控制触发器的输出状态。也 就是说R或S的到来，基本RS触发器将随之翻转，这在实际应用 中会有许多不便，尤其在时间关系上难以控制，弄不好会在各触 发器的状态转换关系上造成错乱。在实际工作中，常常要求某些 触发器按照一定的频率协调同步动作，为此我们希望有一种这样 的触发器，它们在一个称为时钟脉冲信号CP的控制下翻转，没有 CP就不翻转，CP来到后才翻转。以保证触发器在同步时刻到来 时才由输入信号控制输出状态。我们把这个控制脉冲信号称为时 钟脉冲CP（Clock Pulse），此时触发器的输出状态就由时钟脉 冲CP和输入信号共同决定。 这种由时钟脉冲和输入信号共同决定输出状态的触发器，称 为同步触发器或时钟触发器。同步RS触发器是其中最基本的一种 电路结构。
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上述几种同步触发器，采用了同步时钟控制，且具有较强的 逻辑功能，但依然存在“空翻”现象。为了进一步解决“空翻” 问题，实际应用中广泛采用边沿触发器和部分主从触发器。经常 用到的时钟控制触发器有边沿JK触发器、维持阻塞边沿D触发器 和CMOS主从D触发器等。
边沿触发器是我们学习的重点。同时具备以下条件的触发器 称为边沿触发方式触发器（简称边沿触发器）：①触发器仅在CP 某一约定跳变到来时，才接收输入信号；②在CP=0或CP=1期间， 输入信号变化不会引起触发器输出状态变化。因此，边沿触发器 不仅克服了空翻现象，而且大大提高了抗干扰能力，工作更为可 靠。
数字电子技术 下面分析=1时的工作情况：这里考虑到有时钟脉冲作用，我 们把CP之前的状态称作Qn，CP触发之后的状态称作Qn+1。
（1）R=1，S =0。若触发器的初态为“0”，即Qn =0， =1， Qn n 门G4因为S=0，其输出1 =1= ；门G3因为R和CP都为“1”， Q4 S 所以其输出为“0”，即 =0，故触发器 Qn1 ， =0。若触发 R Qn1 1 器的初态为“1”，即Qn=1， ，由于S、R、 和 都没变；上 Qn 0 R S 面的基本RS触发器状态也不会变，故仍有n1 1 =0， 。即此时 Q Qn1 不论触发器的初态为“1”还是为“0”，触发器的输出状态都为 “0”。
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（a）电路结构
（b）逻辑符号
图12.3 由与非门组成的同步RS触发器
2．工作原理 从图12.3中可以看出，当CP=0时，控制门G3、G4的输出 R 均为“1”，即基本RS触发器的 =1、 =1，触发器的状态不变。 S 当CP=1时，控制门G3、G4的输出由R、S决定。时钟脉冲过去后 （即CP= 0），触发器的输出状态又进入保持期。