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第七章 传输门和动态逻辑设计
7.1 基本概念 7.2 CMOS传输门逻辑 7.3 动态D锁存器和D触发器 7.4 多米诺逻辑
.
7.1 基本概念
传输管
任务：当门处于导通状态时，将一个输入信 号保持不变地传递到输出节点
当门关闭时，输出进入高阻态并保持其先前 的值
端口：一个输入，一个输出，用来控制器件 是否开启的第三个端口
辑发生混乱
.
多米诺逻辑中电荷共享的例子
V* CxCoCutoutVDD
.
用保持器最小化电荷共享的作用
.
双轨多米诺逻辑的结构
.
双轨多米诺与/与非功能
.
有保持电路的双轨多米诺电路
.
双轨异或/同或多米诺门
.
感谢亲观看此幻灯片，此课件部分内容来源于网络， 如有侵权请及时联系我们删除，谢谢配合！
传输门构成的多路器1的路径延迟
.
传输门构成的多路器2的路径延迟
.
传输门的逻辑强度计算
.
3X 传输门的逻辑强度计算
.
驱动CMOS TG的与非门的逻辑强度
LE inpA u4 t W (2R )8/3 3W R
LE inpsuetlW (2R )2/3 3W R
LiE npAu 4t W (5R ) /54 /3 3W R
.
传输门的导通电阻
传输VDD时，传输门单位尺寸的NMOS和PMOS并联 的等效电阻：
R T R G N / R P / 2 e/ q R e / n q 2 e p / q 2 R . 4 / n e q 1 R . 1 n e q R e n
传输0V时，传输门单位尺寸的NMOS和PMOS并联的 等效电阻：
R T R G N /R P / R e/ q 2 / e n q R R e p / q 4 . 8 / n e q R 0 . 8 ne3 q R e n R
传输门的导通电阻：
L RTG . Reqn(W)
关断和导通状态下的传输门电容
C inC ou tC ef(W f nW p)
CinCou t Cef2f W
.
电荷丢失的途径
电荷丢失的四种途径：
电荷共享 电荷泄漏
源/漏极结的反偏泄漏电流（电流较小，取决于 结面积）
亚阈值电流
电容性耦合引起的噪声注入 α粒子撞击
.
7.2 CMOS传输门逻辑
.
对低电平和高电平信号的传输
.
使用CMOS传输门的多路器
.
用CMOS传输门实现异或门和同或门
.
两级和单级的多路器
.
NMOS和PMOS传输管结构
.
NMOS和PMOS传输管结构（续）
.
NMOS传输门的结构
.
NMOS传输门的结构（续）
.
PMOS传输门的结构
.
时钟馈通
.
电容馈通的动态电路效应
Cf(V 1V 2)CgnV d2
V2
Cf V1 C.f Cgnd
V2
Cf V1 Cf Cgnd
动态电荷共享
Q tot alC 1V 1C2V 2
.
动态门的一般结构
.
动态门之间的连接
.
动态门之间的连接
.
多米诺门的级联
.
用多米诺逻辑实现加法器功能
例：在多米诺逻辑中实现功能 su m a b c。 假设 a,a, b, b 可以作为门的稳定输入。
.
静态门和动态门逻辑强度的比较
.
多米诺逻辑的局限性
多米诺逻辑的主要问题： 由于电容上电荷的丢失而可能使逻
C in C ou C te( fW fn W p ) 1 2 (C g W n C g W p )
C inC ou tC ef2 f W C gW
.
有驱动和负载的传输门
tElm R o 1 C r 1 e(R 1 R 2 )C 2 t E lR m in (o iv n C r C v T e) G ( R in 1 R v T ) .C G T ( G C lo ) 2 ad
.
LiEnp se u l4 t W (5R )/54 /3 3W R
7.3 动态D锁存器和D触发器
简单D锁存器的演进
.
使用传输门实现的CMOS D锁存器
.
实现D锁存器的CMOS典型电路
.
正沿触发的D型触发器
.
7.4 多米诺逻辑
从静态门到动态门的演化
.
动态门的实现
例：用动态逻辑实现一个3输入或非门，并解释它是 如何工作的。调整晶体管尺寸使其与传统的CMOS反 相器具有相同的延迟（PMOS 8λ:2λ，NMOS 4λ:2λ）。
.
多路器形式逻辑的错误情况
.
多路器形式逻辑的错误情况（续）
.
使用CMOS传输门实现或功能和与功能
.
用传输门实现功能 FA B A B CA C
.
用传输门实现功能 FA B A B CA C （续）
.
传输门和标准门的组合
.
CMOS传输门的RC模型
.
上升和下降情况下NMOS和PMOS的导通电阻
Qtotal(C1C2)V *
.
V* C1V1C2V2 C1 C2
电荷共享的例子
例：计算下图中，下列情况下由于电荷共享效应导 致V1和V2的最终电压值，采用0.13µm工艺参数。
(a) C1=100fF，C2=20fF，V1=0，Biblioteka Baidu2=1.2V (b) C1=20fF，C2=20fF，V1=0，V2=1.2V (c) C1=20fF，C2=100fF，V1=0，V2=1.2V
7.1 基本概念 7.2 CMOS传输门逻辑 7.3 动态D锁存器和D触发器 7.4 多米诺逻辑
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7.1 基本概念
传输管
任务：当门处于导通状态时，将一个输入信 号保持不变地传递到输出节点
当门关闭时，输出进入高阻态并保持其先前 的值
端口：一个输入，一个输出，用来控制器件 是否开启的第三个端口
辑发生混乱
.
多米诺逻辑中电荷共享的例子
V* CxCoCutoutVDD
.
用保持器最小化电荷共享的作用
.
双轨多米诺逻辑的结构
.
双轨多米诺与/与非功能
.
有保持电路的双轨多米诺电路
.
双轨异或/同或多米诺门
.
感谢亲观看此幻灯片，此课件部分内容来源于网络， 如有侵权请及时联系我们删除，谢谢配合！
传输门构成的多路器1的路径延迟
.
传输门构成的多路器2的路径延迟
.
传输门的逻辑强度计算
.
3X 传输门的逻辑强度计算
.
驱动CMOS TG的与非门的逻辑强度
LE inpA u4 t W (2R )8/3 3W R
LE inpsuetlW (2R )2/3 3W R
LiE npAu 4t W (5R ) /54 /3 3W R
.
传输门的导通电阻
传输VDD时，传输门单位尺寸的NMOS和PMOS并联 的等效电阻：
R T R G N / R P / 2 e/ q R e / n q 2 e p / q 2 R . 4 / n e q 1 R . 1 n e q R e n
传输0V时，传输门单位尺寸的NMOS和PMOS并联的 等效电阻：
R T R G N /R P / R e/ q 2 / e n q R R e p / q 4 . 8 / n e q R 0 . 8 ne3 q R e n R
传输门的导通电阻：
L RTG . Reqn(W)
关断和导通状态下的传输门电容
C inC ou tC ef(W f nW p)
CinCou t Cef2f W
.
电荷丢失的途径
电荷丢失的四种途径：
电荷共享 电荷泄漏
源/漏极结的反偏泄漏电流（电流较小，取决于 结面积）
亚阈值电流
电容性耦合引起的噪声注入 α粒子撞击
.
7.2 CMOS传输门逻辑
.
对低电平和高电平信号的传输
.
使用CMOS传输门的多路器
.
用CMOS传输门实现异或门和同或门
.
两级和单级的多路器
.
NMOS和PMOS传输管结构
.
NMOS和PMOS传输管结构（续）
.
NMOS传输门的结构
.
NMOS传输门的结构（续）
.
PMOS传输门的结构
.
时钟馈通
.
电容馈通的动态电路效应
Cf(V 1V 2)CgnV d2
V2
Cf V1 C.f Cgnd
V2
Cf V1 Cf Cgnd
动态电荷共享
Q tot alC 1V 1C2V 2
.
动态门的一般结构
.
动态门之间的连接
.
动态门之间的连接
.
多米诺门的级联
.
用多米诺逻辑实现加法器功能
例：在多米诺逻辑中实现功能 su m a b c。 假设 a,a, b, b 可以作为门的稳定输入。
.
静态门和动态门逻辑强度的比较
.
多米诺逻辑的局限性
多米诺逻辑的主要问题： 由于电容上电荷的丢失而可能使逻
C in C ou C te( fW fn W p ) 1 2 (C g W n C g W p )
C inC ou tC ef2 f W C gW
.
有驱动和负载的传输门
tElm R o 1 C r 1 e(R 1 R 2 )C 2 t E lR m in (o iv n C r C v T e) G ( R in 1 R v T ) .C G T ( G C lo ) 2 ad
.
LiEnp se u l4 t W (5R )/54 /3 3W R
7.3 动态D锁存器和D触发器
简单D锁存器的演进
.
使用传输门实现的CMOS D锁存器
.
实现D锁存器的CMOS典型电路
.
正沿触发的D型触发器
.
7.4 多米诺逻辑
从静态门到动态门的演化
.
动态门的实现
例：用动态逻辑实现一个3输入或非门，并解释它是 如何工作的。调整晶体管尺寸使其与传统的CMOS反 相器具有相同的延迟（PMOS 8λ:2λ，NMOS 4λ:2λ）。
.
多路器形式逻辑的错误情况
.
多路器形式逻辑的错误情况（续）
.
使用CMOS传输门实现或功能和与功能
.
用传输门实现功能 FA B A B CA C
.
用传输门实现功能 FA B A B CA C （续）
.
传输门和标准门的组合
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CMOS传输门的RC模型
.
上升和下降情况下NMOS和PMOS的导通电阻
Qtotal(C1C2)V *
.
V* C1V1C2V2 C1 C2
电荷共享的例子
例：计算下图中，下列情况下由于电荷共享效应导 致V1和V2的最终电压值，采用0.13µm工艺参数。
(a) C1=100fF，C2=20fF，V1=0，Biblioteka Baidu2=1.2V (b) C1=20fF，C2=20fF，V1=0，V2=1.2V (c) C1=20fF，C2=100fF，V1=0，V2=1.2V