关于差分时钟信号的使用(IBUFGDS)

关于差分时钟信号的使用（IBUFGDS）

一、问题

在使用差分信号时候，我们会遇到这种情况：外部输入直接是差分信号，但是我们在使用过程中需要的并不是差分信号（差分信号只是用来减少传输过程中的信号干扰，并不能直接用来使用），而是需要经过处理，生成正常的信号来进行使用的。特别是时钟信号，数据信号，以及相关的一些使能信号等。

这里只是针对于差分时钟用于作为全局时钟资源来使用的操作。

二、IBUFGDS语法

// IBUFGDS : In order to incorporate this function into the design,

// Verilog : the following instance declaration needs to be placed

// instance : in the body of the design code. The instance name

// declaration : (IBUFGDS_inst) and/or the port declarations within the

// code : parenthesis may be changed to properly reference and

// : connect this function to the design. All inputs

// : and outputs must be connected.

// <-----Cut code below this line---->

// IBUFGDS: Differential Global Clock Input Buffer

// Spartan-3

// Xilinx HDL Language Template, version 14.1

IBUFGDS #(

.IBUF_DELAY_VALUE("0"), // Specify the amount of added input delay for

// the buffer, "0"-"16" (Spartan-3A)

.DIFF_TERM("FALSE"), // Differential Termination

.IOSTANDARD("DEFAULT") // Specify the input I/O standard

) IBUFGDS_inst (

.O(O), // Clock buffer output

.I(I), // Diff_p clock buffer input (connect directly to top-level port)

.IB(IB) // Diff_n clock buffer input (connect directly to top-level port)

);

上面的语法是采用的Spartan-3的关于IBUFGDS的语法操作。

三、使用注意

在使用过程中需要注意的是：I端口接的是差分信号的正端（P端）！IB端口接的是差分信号的负端（n端）。