2410中断

图6.2
异常响应流程图
中断向量表的加载（两级）

•
第二级（用于处理IRQ中断）：
在启动代码中，利用中断偏移寄存器进行中断地址分派
ISRIRQ sub sp，sp，#4 ;reserved for pc
stmfd sp!，{r8-r9}
ldr
ldr ldr
r9，=intoffset
r9，[r9] r8，=handlerint0
断，通过FIQ ( 快速中断请求）或IRQ（通用中断请求）向 CPU 内核发出中断请求。
6. 2 S3C2410A的中断结构
6.2.1 S3C2410的中断源
S3C2410可以处理多达 56个中断源的中断请求。这些中断源可 以是来自片内外设的的中断，比如DMA、UART和I2C等；也可以来 自处理器的外部中断输入引脚。

外部中断源的共享及子中断
UART1收发错误中断，INT_TXD1 UART1发送中断，
INT_ERR1
INT_RXD1
INT_ERR0 INT_RXD0
UART1接收中断；
UART0收发错误中断，INT_TXD0 UART0接收中断。 UART0发送中断，
EINT4~EINT7 通过“或”的形式共享，提供一个中断源送至中 断控制器；
#define pISR_NOTUSED6 (*(unsigned *)(ISRSTARTADDR+0x38))
#define pISR_BAT_FLT #define pISR_TICK (*(unsigned *)(ISRSTARTADDR+0x3c)) (*(unsigned *)(ISRSTARTADDR+0x40))
中断控制器；
•
EINT8~EINT23：通过“或”的形式共享，提供一个中断源送至 中断控制器
•
INT_UART0 （ 3 个）， INT_UART1 （ 3 个） ,INT_UART2 （ 3 个）：
各通过“或”的形式提供一个中断源送至中断控制器；
•
ADC和触摸屏：共用一个中断控制器

外部中断源的共享及子中断
以上中断源即为子中断 这样总共有32个（见表6.2）中断源提供给中断控制器（包括2
个保留引脚）。
在56个中断源中，如下子中断源通过分支（子中断）中断控制
器来申请使用中断： INT_ADC INT_ERR2 INT_RXD2 A/D转换中断和INT_TC 触摸屏中断； UART2收发错误中断，INT_TXD2 UART2接收中断； UART2发送中断，
0x7F 0x00000000 0x00000000 0x00000000 0x7FF
地址 0x0000,0000 0x0000,0004 表6.1 ARM的异常向量 异常 进入模式 复位 未定义指令 管理模式 未定义模式 优先级（6最低） 1 6
0x0000,0008
0x0000,000C 0x0000,0010 0x0000,0014 0x0000,0018
软件中断
中止（预取指令） 中止（数据） 保留 IRQ
ARM的异常向量（见表6.1）
表6.1 ARM的异常向量 地址 0x0000,0000 0x0000,0004 0x0000,0008 0x0000,000C 0x0000,0010 0x0000,0014 0x0000,0018 异常 复位 未定义指令 软件中断 中止（预取指令） 中止（数据） 保留 IRQ 进入模式 管理模式 未定义模式 管理模式 中止模式 中止模式 保留 IRQ 优先级（6最低） 1 6 6 5 2 未使用 4
b
b
HandlerIRQ
HandlerFIQ
;handler for IRQ interrupt
;handler for FIQ interrupt

异常响应流程
由于向量表的限制，只能有一条指令 B完成32MB范围内的跳转
，并不能保证所有的异常处理函数都位于32MB范围内。为了扩展 跳转范围，需要二次跳转才能把异常处理函数的地址传送给PC。 异常处理调用关系如图6.2所示。
• • • •
ARM920T内核有两个中断IRQ中断和FIQ中断 IRQ是普通中断用于处理一般事件 FIQ是快速中断，一般用于大批量数据传送等情况 FIQ的优先级别高于IRQ S3C2410中断逻辑 中断控制逻辑（interrupt controller logic）的任务是在片
内外围和外部中断源组成的多重中断发生时，选择其中一个中
表6.2 S3C2410A56个中断源

S3C2410A的56个中断源
表6.2（续）S3C2410A56个中断源
6.2.2 外部中断源的共享及子中断
由于中断请求引脚数目有限，不能保证每个中断源对应一个中 断请求信号，因此采用共享技术。
•
EINT4~EINT7 ：通过“或”的形式共享，提供一个中断源送至
;中断偏移寄存器
;中断向量表首地址
add
ldr str
r8，r8，r9，lsl #2
r8，[r8] r8，[sp，#8]
ldmfd sp!，{r8-r9，pc}
根据中断服务号，转去执行相应的中断处理程序段。
中断向量表的加载（两级）
#define pISR_EINT0 (*(unsigned *)(ISRSTARTADDR+0x20)) #define pISR_EINT1 (*(unsigned *)(ISRSTARTADDR+0x24)) #define pISR_EINT2 (*(unsigned *)(ISRSTARTADDR+0x28)) #define pISR_EINT3 (*(unsigned *)(ISRSTARTADDR+0x2c)) #define pISR_EINT4_7 (*(unsigned *)(ISRSTARTADDR+0x30)) #define pISR_EINT8_23 (*(unsigned *)(ISRSTARTADDR+0x34))

ARM的中断步骤：
④ 多个中断请求处理。在ARM系统中，可以存在多个中断请求源 ，比如串口中断、AD中断、外部中断、定时器中断及DMA中断
等，所以可能出现多个中断源同时请求中断的情况。为了更
好地区分各个中断源，通常为这些中断定义不同的优先级别 ，并为每一个中断设置一个中断标志位。当发生中断时，通
#define pISR_WDT
#define pISR_TIMER0 #define pISR_TIMER1 …………………………………………….
(*(unsigned *)(ISRSTARTADDR+0x44))
(*(unsigned *)(ISRSTARTADDR+0x48)) (*(unsigned *)(ISRSTARTADDR+0x4c))
过判断中断优先级以及访问中断标志位的状态来识别哪一个
中断发生了，进而调用相应的函数进行中断处理。 ⑤ 中断返回，恢复现场。当完成中断服务子程序后，将 SPSR 中 保存的程序运行状态恢复到CPSR中，R14中保存的被中断程序 的地址恢复到PC中，继续执行被中断的程序。
6. 2 S3C2410A的中断结构
第6章
中断
本章提要
1. 中断
6.1 S3C2410A的中断处理
6.1.1 ARM系统的中断类型
在ARM系统中，支持复位、未定义指令、软中断、预取中止、 数据中止、IRQ和FIQ 7种异常，每种异常对应于不同的处理器模 式，有对应的异常向量（固定的存储器地址）。
6.1.1 ARM系统的中断类型

INT_DMA0~INT_DMA3(4
个
)
、
INT_SDI(1
个
)
、
INT_SPI0~INT_SPI1(2 个 ) 、 INT_USBD(1 个 ) 、 INT_USBH(1 个 ) 、INT_IIC(1个)、INT_RTC(1个)、INT_ADC(2个)，共56个。

S3C2410A的56个中断源
6.2.1 S3C2410的中断源

•
S3C2410的56个中断源，（见表6.2）他们是：
EINT0~EINT23(24 个 ) 、 nBATT_FLT(1 个 ) 、 INT_TICK(1 个 ) 、 INT_WDT(1 个 ) 、 INT_TIMER0~INT_TIMER4(5 个 ) 、 INT_UART0~INT_UART2( 各 3 个 ， 共 9 个 ) 、 INT_LCD(2 个 ) 、

中断优先逻辑见图6.1
S3C2410A的中 断中断优先逻辑
•
中断系统有 6 个分仲裁器
和1个总仲裁器
•
每一个仲裁器可以处理 6 路中断
图6.1
S3C2410A中断优先逻辑
6.2.4 中断向量表的加载（两级）

•
第一级（上电复位时）：
位于启动代码（裸机）、head.s(bootloader)的起始位置
EINT8~EINT23通过“或”的形式共享，提供一个中断源送至中
断控制器
6.2.3 中断优先逻辑

中断产生后根据中断屏蔽、中断优先级、中断模式等寄存器 决定中断执行顺序，同一时刻只用一种中断处于执行状态。

通过中断优先逻辑仲裁各中断源的优先级。

S3C2410A 的中断优先逻辑采用两级管理，由 6 个一级仲裁器
6.3 S3C2410A的中断控制
1. 程序状态寄存器的F位和I位
•
如果CPSR （程序状态寄存器）的F位被设置为1，那么CPU将不 接受来自中断控制器的FIQ（快速中断请求）；
•
如果CPSR程序状态寄存器的 I位被设置为1，那么CPU将不接受