【原创】锁相环PLL制作与调试要点

一、MC145152（鉴相器）
MC145152－2 芯片是摩托罗拉公司生产的锁相环频率合成器专用芯片。

它是 MC145152－1 芯片的改进型。

主要具有下列主要特征：
（1）它与双模（P／（P＋1））分频器同时使用，有一路双模分频控制输出 MC。

当 MC 为低电平时，双模分频器用（P＋1）去除；当 MC 为高电平时，双模分频器用模数 P 去除。

（2）它有 A 计数器和 N 计数器两个计数器。

它们与双模（P／（P＋1））分频器提供了总分频值（NP＋A）。

其中，A、N 计数器可预置。

N 的取值范围为 3～1023，A 的取值范围为 0～63。

A 计数器计数期间，MC 为低电平；N 计数器计数（N－A）期间，MC 为高电平。

（3）它有一个参考振荡器，可外接晶体振荡器。

（4）它有一个R计数器，用来给参考振荡器分频，R计数器可预置，R的取值范围：8，64，128，256，512，1024，1160，2048。

设置方法通过改变RA0、RA1、RA2的不同电平，接下来会讲到。

（5）它有两路鉴相信号输出，其中，ФR、ФV 用来输出鉴相误差信号，LD 用来输出相位锁定信号。

MC145152－2 的供电电压为 3．0 V～9．0 V，采用 28 脚双列封装形式。

MC145152－2的原理框图如图 1 所示
MC145152－2 的工作原理：参考振荡器信号经 R 分频器分频后形成 fR 信号。

压控振荡器信号经双模P/(P ＋1)分频器分频，再经 A、N 计数器分频器后形成 fV 信号，fV＝fVCO/(NP＋A)。

fR 信号和 fV 信号在鉴相器中鉴相，输出的误差信号（φR、φV）经低通滤波器形成直流信号，直流信号再去控制压控振荡器的频率。

当整个环路锁定后，fV＝fR 且同相，fVCO＝（NP＋A）fV＝（NP＋A）fR，便可产生和基准频率同样稳定度和准确度的任意频率。

原理框图如右图：
管脚描述：
Pin 1频率输入 (fin) 输入到上升沿触发÷N和÷A计数器。

fin通常是来自一个双模预分频器并且通过交流耦合输入。

对于较大振幅的信号(标准CMOS逻辑电平)也可以直接直流耦合。

其输入信号应小于30MHz，所以大于30MHz的输出一般都要用双模预分频芯片。

Pin4、5、6 参考分频地址码输入 (RA0, RA1, RA2)为参考地址码输入端，用于选择参考分频器的分频比，通过12x8ROM参考译码器和12bit÷R计数器进行编程。

分频比有8种选择，其参考地址码与分频比的关系,见下表所列：
Pin11 – 20 (N0 – N9) N计数器程控输入
Pin26、27（OSCout、OSCin）为参考振荡端，当两Pin接上一个并联谐振晶体时，便组成一个参考频率振荡器但在OSCin到地和OSCout到地之间一般应接上频率置定电容（一般为15pF左右）。

OSCin也可作为外部参考信号的输入端。

Pin23、21、22、 24、 25、 10 (A0 – A5)为6bit÷A计数器的分频端,其预置数决定了÷P／（P＋1）双模前置分频器÷P／（P＋1）的次数。

Pin 7、8（φR、φV）为鉴相器双输出端
Pin 9（MC）双模前置分频控制输出端
Pin 28（LD）锁定指示器输出端
官方芯片手册例举的典型应用：
二、MC12022（分频器）
RL取值太大将导致下降变慢!
输入阻抗，如果来自VCO实际中没接（如果你的最终输出用了AGC那接这50Ω也就无所谓），因为这信号不仅要输入分频器，还要供下级使用，不想被衰减太多：
三、MC1648（压控振荡器）
（我这个是0-5V 50MHz-90MHz）
由图可见，两个变容二极管是背靠背连接的，这使得它们对于高频电压的相位刚好相反，其特点是：对于直流和调制信号而言，它们相当于并联，所处的偏置点和受调制状态一样；对于高频信号而言，它们相当于串联，使得每个变容二极管两端的电压幅度下降了一半，可防止高频电压幅度过大时，变容二极管导通对谐振回路的影响，这就减弱了高频电压的作用。

在单个变容二极管电路中，出现这种现象将导致回路Q值大大下降，此外，还会削弱高频振荡电压的谐振成分。

因为变容二极管是非线性器件，高频信号的输入必然产生谐波分量（不是调制信号的谐波），可能引起交叉调制干扰。

对接之后，两二极管的高频信号反相，可抵消部分谐波成分。

文档示例用法：
MV209电压-电容特性图MV209频率-电容Q值特性图
具体调试：（以制作80MHz信号源为例）
整个电路制作的各个模块之间的关键信号连接处最好焊接个跳帽，到时候可以随时断开，以便于分块调试，而且各个模块之间在板子上做到区域划分，关键的引脚最好用记号笔做个记号，以防止接输入信号出错，严重时烧坏芯片，而且随时可以让别人来调试而不需要再一次次解释这个管脚干嘛的那个管脚干嘛的，这在团队合作中显得尤为重要。

容易干扰的信号需要传输的话需要把那两个模块安排的近一些。

还有就是电源和地的输入端子，尽量多焊接一些接线端子，特别是地，更要且最好在板子底部焊多一些接线端子，当你要用示波器同时观察好几个信号的时候你才有足够的接地端。

1、分频器
按照电路图接好电路，我这里只需要固定的64分频，所以2脚3脚一起接VCC，不需要SW开关。

特别注意RL最好不要大于5K，可以看一下当我用信号发生器输入640KHz的正弦信号到1脚，输出4脚当然应该是10KHz的方波，可是RL选了10K和选5K的效果如下图，咱们就按文档标识的来吧。

百度文库上有一篇模糊的文档，我看成了22K 导致这样的问题。

曾经看过MC12017是射级输出，但是这个MC12022我看了不是。

和RL并联的电容可以视情况而看不接，这个分频器还是比较好调试的。

断开分频器的前后级，单独调试它，把6脚（MC）用导线暂时接到VCC，然后加入64MHz的正弦波可以得到上升下降都比较陡峭的方波输出即可，否则检查电路（瓷片电容是否接了，管脚是否接错）。

2、鉴相器
焊接完成电路，电路外围元件比较少，很容易，但是要注意晶振到芯片的距离尽量最近最近，LD锁定指示最好通过三极管驱动LED，不要直接一个LED到地。

注意N、A之类的地址编码管脚不需要再去接上拉下拉电阻，悬空就是1，接地就是0。

首先必须保证晶振产生的频率稳定可靠！可以按照下图所示来校准，建议使用高精度和稳定性的晶振，别再拿个单片机没用完的晶振放这儿了，最好用那种高帽子形状（下图第一个）的晶振。

我用的是4M晶振，OSCout 端接20pF固定值，OSCin接30pF可调电容。

电路上电后用示波器观察OSCin管脚的频率是否为4M，而且基本波动不大。

否则调节可调电容，注意不要用金属去旋，避免碰到电路部分使它不震荡，尽量用塑料小螺丝刀。

我设置R2~R0为001，即64分频，得到fr=fosc/R=参考频率。

计算N、A，我们已经让MC12022是64分频，即P=64已知。

M=PN+A= fo /fr=80M/=1280
M/P=N+A/P=1280/64=20+0
即N=20，A=0，转化成二进制即为N=00000 10110,A=000000(从左到右依次是高位到低位)其中0表示接地，1悬空该引脚即可。

再比如，要设置78MHz则M=78M/=1248,M/P=，即N=19=00000 10011，A=*64=32=100000
计算我们可以实用系统自带的计算器，选菜单栏下拉“查看”——“程序员”，在十进制时输入32，然后勾选二进制则显示为二进制。

的MC输出）的输入端，然后分频器的输出接到MC154152的1脚输入（通过一个的电容），此时用示波器应该可以从分频器的输出得到的方波。

我们令输入信号从79MHz慢慢变化到81MHz,用示波器同时监测Pin 7、8（φR、φV）、Pin28（LD）、Pin1引脚，为了方便后面的叙述，建议7、8、28、1脚接分别接示波器的通道A、B、C、D，没有四通道的就检测7、8脚好了，但是ABC通道最好都调节到可以显示占空比，没有的只能凭肉眼观察啦，因为φR、φV、LD的频率都是比较频率fr=,为了能够正确显示占空比，要调节示波器的扫描间隔让它能够看到几个周期的被测波形。

从79MHz慢慢变化到81MHz,（下面的现象简单记为“七上八下”，7脚高电平则说明频率超过了设定）
F>80MHz 7脚高电平（占空比接近1） 8脚占空比不断变化(这是很接近80MHz才变化很快，偏离太远就不是)
F<80MHz 8脚高电平（占空比接近1） 7脚占空比不断变化(不断变化说明它试图在纠正偏差，以符合输出要求)
观察7、8脚波形的同时，用余光注意LED闪烁的情况，当你的频率偏离80M比较远的时候它都是比较暗的，当你越接近锁定频率时，LED闪烁的越慢也越亮，锁定了就不闪也是最亮的，同时你会发现28脚的波形是占空比极高的。

越接近80M的时候，就要让信号发生器的改变越慢，以求能够最接近锁定。

先要声明的一点就是，这样的调节是绝对锁不住的，只能检测这个鉴相器能够正确工作，只能很接近很接近。

这是开环，它检出的误差没有加到调节执行机构即VCO，别忘了我现在是用手动调节信号发生器的呢。

真正要锁定就需要在闭环回路。

3、压控振荡
按图焊接好电路
这里所谓的计算其实不好算，首先你不知道MV209（我用的是这个）两个变容二极管的容量，而他们的容量是受电压控制的。

我的方法是，先焊接好，随便拿个跟我这电感差不多的插上去，然后手动给它加入偏置电压，从最小到最大的电压（通常就是0-5V，芯片文档上表明最大可以加12V），看能够输出的频率范围是不是包含你要的那个频率，如果频率范围偏高，请增大电感容量，反之减小，最好让你要的频率在它可控输出频率范围的中点。

这样我们不需要计算，因为就算计算最后你也发现相差太远，这里的变量太多了，还不如直接看结果，有我要的就继续，没有就继续调试。

随后可以让压控震荡范围是50MHz~90MHz,由于偏压没有采用大于5V，所以最高也就90MHz,但是最高肯定还不止这个频率。

调试的时候发现小于50M波形有些不好，所以判断此电路的中心大概就是在80MHz.
4、环路滤波
环路滤波是最麻烦也是最关键的部分，绝对不要指望用和你输出频率、参考频率、压控震荡不同的电路的参数搬到
你这儿就有用。

这是一个闭环控制系统，它整个传递函数各个模块影响的系数不一样。

那些高深的理论我也搞不懂，但是，我们仍然有办法做出来，继续看着。

本电路用的是第三种有源滤波，但是我要告诉诸位，这样做出来一般是锁不住的，如果你哪天一次性锁住了，请告诉我，让我也学习学习。

（随时等你设计过程来）
这部分的设计，我想还是提供几个设计例子吧，然后按照自己电路的参数相应的进行计算。

MC1648_PLL 高频信号发生器
锁相环设计调试小结
利用MC1451522设计吞脉冲锁相频率合成器
可键控高频频率合成器的设计
频率合成器环路滤波器的设计
也就是说，有分频器的，计算wn的时候，分母适当的取大一点，然后wn就更小。

没有分频器而直接接VCO的就相反。

我的计算（少许的误差请自行修正，比如80K改为，那是曾经算过的。

这里只提供计算方法）：
式中wn=wd/(30-1000)应该取大一点，如果噪声来自VCO则取小一点。

最后参数1K、10K、，连接好整个电路。

我想式中的Δfvco不是那么计算的，被谋篇论文误导了，而是直接算90-50=40.
测得环路滤波器输出一个有较大纹波（频率大概是10KHz,接下来的目标是让纹波尽量小，小于200mV才够好）的直流电平，最好的时候已经能锁住，7、8脚的占空比略微的在98%上下个百分点上波动，但是请注意。

哪怕是%的波动，也会导致整个环路控制效果不好，输出也不断的在设定值上下波动。

监测的电需要换一换，监测Pin 7、8（φR、φV）、环路滤波器的输出电压，目的是要让VCO的控制电压变得平稳，此时想起来后面再接个RC滤波，有所改善，但不幸的是效果依然不够好。

最后能够顺利的锁定，是把两种滤波结合使用（如下图所示）。

单使用运放构成有源比例滤波后的“直流”电压信
了达到这一目标，你需要整体考虑环路的稳定性、快速性、准确性，比如需要从更深层次去理解PLL系统，相位裕量、环路带宽。

设计到制作，往往就是一个委曲求全、一个妥协的过程。

调试的过程中请偶们要充分结合视觉和听觉，就算没有频谱分析仪，那也没关系。

你可以先测试收音机可以接受的频段，比如80MHz（尽量选个空的频道），打开收音机调频选到80MHz放在电路旁边，上电后如果你的收音机背景噪声立刻变得很小，那说明你的PLL输出比较稳定、纯净，如果不是可能会让收音机有啸叫，而这个啸叫声音的频率往往就是LPF滤波没滤除干净的纹波，你可以在电脑生去下载个软件分析声音的频谱。

它把输出fout“调频”了。

此时你需要继续优化你的电路，比如关键的电容换成钽电容，关键信号走线尽量短、不和别的线平行、大面积接地之类的，这些都没问题那还是要回到LPF的设计，你可以做成可调电位器，调节的时候示波器一边看Pin 7、8（φR、φV）、环路滤波器的输出电压，一边用收音机听背景噪声的变化，如果你调节的时候，Pin7、8的细节（那个极短时刻的低电平）低电平时间在缩小，那么说明你在往好的地方做，而且收音机的噪声也趋于更小。

收音机有时候有那种“嗡、啾、嚓”等声音，有些有规律的就像水桶里的水被水龙头冲起的波涛，其实通过这些声音你就应该判断你的电容取小了，你可以调小电容或者增大电阻看效果。

为了测试它的抗干扰能力或者说是锁定能力，你不要关收音机，用手指去快速触碰一下VCO 的控制输入端，就是那个控制VCO的电压端，这时候收音机里会听到一个噪声，如果你的电路自我恢复能力好，那这个噪声迅速消失，否则要保持一段时间，甚至不能回到安静状态了，那说明你的电路很不稳定，抗干扰能力太弱。

你还可以直接也能够用示波器观察LPF输出的杂波是什么频率的，有条件的用频谱仪。

等你调的很好了，还可以那这个电路做个短距离的电台呢，方法就是把你的音乐信号通过一个104的电容耦合到VCO 的控制端，然后用收音机接收fout那个频率，注意加入声音的幅值不要太大，否则容易跑偏，导致高音的时候失真，这就是引起了太大的频偏，一般FM调频的频偏都是正负75KHz，看到这你就可想而知，80M的情况下偏移这么一点儿用来携带信息，这个载波fout没有被调制的时候当然要非常非常的稳定，否则你自己都波动还怎么往你上边调信息啊。

总之这个调试的原则就是“试听结合、放大细节”.
现在的问题就是pin7、8的占空比最高同时达到%，但是输出还是做不到“纹丝不动”，有一天还发现噪声比以前大了，上午还好好的，下午就不行了。

怎么继续优化？？？
这是达到该效果的LPF。

R1=1K,R2=10K,R3=470K,R4=1K,C1=,C2=1UF
环路滤波器UA的输出电压
细节：
可见纹波（137mV）很厉害。

经过RC滤波后UB电压（到VCO）
两个R2和C1节点处波形（上边为同相端）
分频器前后的波形
这个分频器的输出中高低电平都含有64M的谐波，因为我现在是让它产生64M，好测试64分频嘛。

我曾经很想当然的认为这些波应该滤除，然后用右图所示设计个1M的RC低通滤波器，然后波形你懂得。

为什么会这样呢？提示RC滤波和积分的条件、方波滤波要考虑他的奇次谐波分量。

这算是制作过程的一些增长知识的机会吧。

大概的总体框图，其实我并不全按这个来。

比如图中的C1、C2，LD脚加三极管驱动LED，VCO单元的调试前面已经讲过。

已知Fout=80MHz,fosc=4MHz,P=64
64N+A=1280，N=20，A=0. N值每增加1，Fout增加fosc=4MHz,A值每增加1，Fout增加fosc/R=.其他情况晶振、其他R分频类似计算。

P249~P255
P105~P105
这本书上讲了wn受fr制约的关系。

写在最后:
之所以写这篇东西，是因为我觉得我很多时候都是在向互联网索取，很少回报。

当我有能力有自己的经验、技巧、见解的时候，我想我应该回报大家。

因为每个人都是从菜鸟开始起步的，菜鸟之间更应该互相帮助和交流。

当然我希望大家平时多写写博客，侧重心得和技巧方面吧。

这样能让更多的人快速学会，很多东西有人拿切身经验来跟你讲你学的可能更快，然后自己结合理论提高。

我身边的有些人就是好简单的制作却一次次的没有成功，然后侧地丧失了兴趣，我想如果他一开始没收到这种挫折或许会有兴趣，不至于毁灭一个人的兴趣吧。

看看这些书的作者，都是日本人呢，是不是受点触动。

网上好多人口口声声说这样那样义愤填膺的话，可是却不去拿行动提高自己，人家都是很敬业的，不像咱们好多书都是这里抄那里，那里抄这里，恨不得赶紧出版收钱，书中有些原理也不屑于讲解，特别是入门级的书籍似乎很少人愿意去写，非得写出什么高深大论才显得自己多牛，你说如果多培养些对电子感兴趣的国民难道就没有价值么？整个国家的水平就上来了对吧，不至于让那么多人丧失兴趣吧。

多看书、多思考、多讨论、多写总结。

提高就很快，听得进别人的劝告，学习别人优秀的习惯，改正自己的低效率做事方法。

这篇文章绝对不是让你可以一劳永逸，而是探索不同的方法去解决问题，我没有学过高频电子线路，自动控制原理也不太熟悉，这是我接触PLL一个星期以来的收获，愿在此与诸位分享。

我花了好几天的时间慢慢写它，尽量配上图和自己的过程、还有一些技巧和建议，不足之处欢迎讨论。

献丑了。

断开C2
可见处相位有一个返回，这种折返特性对PLL环路的稳定性起很大的作用。

改变R7
0欧
100欧500欧
1k欧
5k欧换成20K。