8 CMOS反相器和传输门

PMOS导通 NMOS截止
Vo VDD A
PMOS、 NMOS导通
PMOS截止 NMOS导通
C B D E
∂VO = −1 ∂Vi
IDSN=-IDSP
VTN
VIL VIH VDD +VTP VDD
1 V DD 2
Vi
PMOS工作在线性区——相当于电阻； NMOS工作在饱和区——电流源。
I DN = K N (VGSN − VTN ) 2 = K N (Vi − VTN ) 2
逻辑高电平 输入范围
CMOS反相器的直流噪声容限 定义的方法之一：用单位增益点来定义。 在电压传输特性曲线上： A区和E区，电路增益为0； 在转变区（B、D区）存在
∂VO = −1 ∂Vi
∂VO =0 ∂Vi
VO VDD
∂VO = −1 ∂Vi
的两个点，即单位
增益点，以这两个点对应的 输入电压作为VIL和VIH。 对下列方程求导，并令
VDD IDP IDN Vo
I DP = − K P [2(Vi − VDD − VTP )(Vi − VDD ) + (Vi − VDD ) 2 ]
由
I DP = − I DN
PMOS导通 NMOS截止
Vo
1 2 2
PMOS、 NMOS导通
PMOS截止 NMOS导通
VO = (Vi − VTP ) + [(Vi − VTP ) 2 − 2(Vi VDD KN (Vi − VTN ) ] − − VTP )VDD − 2 KP
∂VO = −1 ∂Vi
，KN=KP
0
VIL VIH
VDD
Vi
1 VDD KN VO = (Vi − VTP ) + [(Vi − VTP ) 2 − 2(Vi − − VTP )VDD − (Vi − VTN ) 2 ] 2 2 KP
可得：
VIL =
3VDD − 3来自百度文库| VTP | +5VTN 8
VDD M2
ID
VDS = VGS − VTN
线性区
饱和区 X2
VGS = VDD
VO (t )
CL X1：初始 工作点 X3：开关过程结束点 VDD
VO (t )
+ -
M1 Vi( t )
因此，下降时间tf由两个时间组成： ①负载电容的电压从0.9VDD下降到（VDD-VTN）所需的时间 tf1。此时M1处于饱和。 ②负载电容的电压从（VDD-VTN）下降0.1VDD到所需的时间 tf2。此时M1处于线性区。
I DN = K N [2(Vi − VTN )VO − V ]
2 O
VDD Vo
IDN
I DP = − I DN
VO = (Vi − VTP ) − [(Vi − VTN ) 2
1 KP 2 2 (Vi − VDD − VTP ) ] − KN
PMOS导通 NMOS截止
Vo VDD A
PMOS、 NMOS导通
VDD PMOS Vo IDN NMOS NMOS饱和区 iC CL RC NMOS NMOS线性区 iC PMOS Vo CL VDD
NMOS饱和，Vo≥VDD-VTN，则有 dVO + K N (VDD − VTN ) 2 = 0 CL dt 从t = t1（对应Vo=0.9VDD）到t = t2（对应Vo=VDD-VTN）进行积 分。 tf1 =
假设VTN≈0.2VDD，tf可近似为
⎞⎤ ⎟⎥ ⎟ ⎠⎦
CL tf ≈ 2 K NVDD
2. 上升时间
PMOS IDP t =0 NMOS PMOS饱和 iC CL VDD Vo PMOS RC t =0 NMOS PMOS线性区 iC CL VDD Vo
用类似的方法可求出上升时间
⎡ | VTP | −0.1VDD 1 ⎛ 19VDD − 20 | VTP CL + ln⎜ tr = ⎢ K P (VDD − | VTP |) ⎣ VDD − | VTP | 2 ⎜ VDD ⎝
由于输出节点存在着容性负载，在输出电平变化的过程中， 需对负载电容进行充放电，对负载电容的充放电决定了电路的瞬 态特性。 VDD
M2
VO (t )
CL
VO
+ -
M1 Vi( t )
负载电容CL由下一级的输入电容、本级的输出电容及连线的 分布电容组成。
在阶跃信号的作用下，可以用上升时间（tr）和下降时间 （tf）来反映反相器的瞬态特性。 上升时间（tr）：反相器的输出电平从高电平10%上升到高电 平的90%所需的时间。 下降时间（ tf ）：反相器的输出电平从高电平90%下降到高电 平的10%所需的时间。 延迟时间（td）：输入电压变化到稳定值的50%和输出电压变 化到稳态值的50%之间的时间差。
取|VTP|≈0.2VDD，则
| ⎞⎤ ⎟⎥ ⎟ ⎠⎦
CL tr ≈ 2 K PVDD
当NMOS和PMOS的尺寸相等时，KN=2KP，则
tr tf = 2
假如要求反相器的上升时间和下降时间近似相等，则需使
KN =1 KP
则必须WP=2WN。
8.1.3 CMOS反相器的功耗
CMOS反相器的功耗P有两部分构成： （1）静态功耗，即反向漏电流造成的功耗PD； （2）动态功耗PS，又由两部分组成： ①开关的瞬态电流造成的功耗PA。 ②负载电容的充电和放电造成的功耗PT。 1. 静态功耗PD 对CMOS反相器而言，无论输入为逻辑“0”还是逻辑“1”，两 个MOS管始终只有一个管子导通，没有直流通路，也没有电流 流入栅极，所以静态电流为0，静态功耗为0.
第8章 CMOS反相器和CMOS传输门
8.1 CMOS反相器 8.2 CMOS传输门
8.1 CMOS反相器
8.1.1 CMOS反相器的直流特性
1. 结构和基本特性 电路图:
VDD Vi
符号:
Vo
NMOS和PMOS工作区域
截止区 VGSP>VTP →Vi-VDD>VTP PMOS →Vi>VTP+VDD 线性区 VGSP<VTP VDSP>VGSP-VTP Vi-VDD<VTP Vo-VDD>Vi-VDD-VTP Vi<VTP+VDD Vi-Vo<VTP VGSN>VTN VDSN<VGSN-VTN Vi>VTP Vo<Vi-VTN Vi<VTN Vi-Vo>VTN 饱和区 VGSP<VTP VDSP<VGSP-VTP Vi-VDD<VTP Vo-VDD<Vi-VDD-VTP Vi<VTP+VDD Vi-Vo<VTP VGSN>VTN VDSN>VGSN-VTN Vi>VTP Vo>Vi-VTN Vi<VTN Vi-Vo<VTN
NM L =| VIL ,max − VOL ,max |
高噪声容限（NMH） 驱动门的最小输出高电平（VOH，min）与被驱动门的最小 输入高电平（VIH，min）之差的绝对值。即
NM H =| VOH ,min − VIH ,min |
驱动门 逻辑高电平 输出范围 被驱动门 VOH，min NHH VIH，min VIL，max NHL 逻辑低电平 输出范围 VOL，max 逻辑低电平 输入范围
VDD
C A B D E
∂VO = −1 ∂Vi
IDSN=-IDSP
（3）C区： Vi = VDD/2 NMOS 、PMOS都工作在饱和区。
I DP = − K P (Vi − VDD − VTP ) 2 I DN = K N (Vi − VTN ) 2
VTN
VIL VIH VDD +VTP VDD
1 V DD 2
Vi
I DP = − I DN
V DD+VTP + VTN V I* = 1+ KN KP
KN KP
令 可得
K N = K P， VTN = −VTP
V I* =
VDD
2
（4）D区： VDD/2<Vi< VDD+ VTP PMOS工作在饱和区；NMOS工作在线性区。 IDP
I DP = − K P (Vi − VDD − VTP ) 2
VIH
这样，就可由CMOS反相器的VOH、VOL及VIL和VIH估算出 噪声容限，即
一般VOL=0， VOH=VDD，则有 ⎧ NM L =V IL
定义的方法之二：用转折电压 VI* 定义。
Vi < VI*，那么 Vo > VI*；如果 Vi > VI*，那么 Vo < VI* , 如果
为两种逻辑状态的分界点， 决定了CMOS反相器的最大噪 声容限。
⎧ NM L = V I* − 0 ⎪ ⎨ * ⎪ NM H =V DD−V I ⎩
VO VDD
如果对称设计 VI* = VDD / 2 那么NML=NMH=VDD/2。 实际情况，反相器参数不对称 NML≠NMH，最大噪声容限取 小者。
0
NML
NMH
V
* I
VDD
Vi
8.1.2 CMOS反相器的瞬态特性
CMOS反相器正是靠NMOS和 PMOS轮流导通，使
VO = Vi
只有一个晶体管导通，没有直流导通电流，静态功耗为0， 这是CMOS电路的最大优点。
二、直流电压传输特性 由 ViN=ViP IDSN=|IDSP| 得到传输特性。
VDD A B
求解，可
Vo
PMOS导通 NMOS截止
PMOS、 NMOS导通
CL K N (VDD − VTN ) 2
C L (VTN − 0.1VDD ) ∫VDD −VTN dVo = K N (VDD − VTN )2
0.99VDD
NMOS工作在线性区时，放电电流不再是恒定了，用同样的方 法可求得负载电容从（VDD-VTN）放电到0.1VDD所需的时间 tf2。 VDD −VTN dVo − CL tf2 = Vo2 2 K N (VDD − VTN ) ∫0.1VDD − Vo 2(VDD − VTN )
⎛ 19VDD − 20VTN CL ln⎜ = 2 K N (VDD − VTN ) ⎜ VDD ⎝ ⎞ ⎟ ⎟ ⎠
下降时间为：
tf = tf1 + tf2 ⎡VTN − 0.1VDD 1 ⎛ 19VDD − 20VTN CL = + ln⎜ ⎢ K N (VDD − VTN ) ⎣ VDD − VTN 2 ⎜ VDD ⎝
PMOS截止 NMOS导通
C B D E
∂VO = −1 ∂Vi
（5）E区： VDD+ VTP ≤Vi≤VDD PMOS截止； NMOS工作在线性区。
IDSN=-IDSP
I DP = 0
∴VO = 0
VTN
VIL VIH
1 V DD 2
VDD +VTP VDD
Vi
二、直流噪声容限 电路工作时，由于存在干扰信号，使输入电平偏离理想电 平，影响输出电平； 用直流噪声容限反映电路的抗干扰能力。直流噪声容限反映 了电路能承受的实际输入电平与理想逻辑电平的偏离范围。 噪声容限的定义： 低噪声容限（NML） 驱动门的最大输出低电平（VOL，max）与被驱动门的最 大输入低电平（VIL，max）之差的绝对值。即
Vi (t )
VDD
VO (t )
td
0.5VDD
t
VDD 0.9VDD 0.1VDD t
tf
tr
1. 下降时间 输入电压Vi（t）: 0→VDD，输出电压Vo（t）: VDD → 0。 NMOS工作点的移动轨迹：开始（Vi=0）M1截止，负载 电容充电到VDD，对应于X1点；当输入为VDD时，M1导通， M2截止，工作点变化到X2，负载电容开始放电，工作点沿 VGS=VDD的特性曲线向原点（X3）移动。
同理，对下式求导
1 KP 2 2 VO = (Vi − VTP ) − [(Vi − VTN ) − (Vi − VDD − VTP ) ] KN 2
并令
∂VO = −1 ∂Vi
，KN=KP，可得
5VDD − 5 | VTP | +3VTN = 8
⎧ NM L =V IL−VOL ⎨ ⎩ NM H =V OH−VIH ⎨ ⎩ NM H =V DD−VIH
PMOS截止 NMOS导通
C D E
阈值电压（转折点）VI*一 般设计为电源电压的50% (≈1/2VDD)之处。 在转换过程中，两个MOS管 会瞬时“导通”，将产生一 个窄的电流脉冲。
IDSN=-IDSP
∂VO = −1 ∂Vi
VTN VIL VIH VDD +VTP VDD
1 VDD 2
Vi
（1）A区：0≤Vi<VTN Vi≤VTN → VGSN≤VTN → NMOS截止； Vi＜VTP+VDD Vi＜VO+VTP →PMOS处于线性区。 IDN=IDP=0, VO=VDD （2）B区： VTN ≤Vi<VDD/2
VGSN<VTN →Vi<VTN NMOS
VTN是NMOS的开启电压，VTP是PMOS的开启电压，且<0。
（1）当Vi=VDD时，即输入高电平 NMOS导通，PMOS截止。 Vo=0 （2）当Vi=0时，即输入低电平 NMOS截止，PMOS导通。 Vo=VDD
VDD Vi=VDD Vo=0
VDD Vi=0 Vo=VDD