鉴频鉴相器的指标对锁相环(PLL)死区及抖动性能的影
一种用于高速锁相环的零死区鉴频鉴相器
一种用于高速锁相环的零死区鉴频鉴相器屈 强 曾烈光（清华大学电子工程系 微波与数字通信国家重点试验室 北京 100084）摘要：本文探讨鉴频鉴相器（PFD ）设计中死区的产生原因和消除方法。
设计了一种用于高速锁相环的零死区PFD 。
这种PFD 采用无反馈回路结构，在保证死区为零的前提下，兼顾功耗和速度性能。
尤其适用于基于锁相环的高速时钟和数据恢复电路（CDR ）、高速频率合成器等对速度和抖动性能有很高要求的电路。
关键词：锁相环 鉴频鉴相器 死区 抖动中图分类号：TN7 文献标识码：AA Phase Frequency Detector without Dead Zone for HighSpeed PLLQu Qiang Zeng Lie-guang(Tsinghua University, Beijing 100084)Abstract: We discuss the reasons producing dead zone in PFD-design. And propose a new phase frequency detector with zero dead zone. The PFD bases on the structure without feedback access and has no dead zone 。
The PFD is designed by giving attention to either power dissipation or speed performance. The PFD is adapted to the circuits having strict demand in jitter performance, such as high speed clock and data recovery, frequency synthesizer and so on.Key words ：phase locked loop PFD dead zone jitter1 引言锁相环（PLL ）广泛应用于通信系统、微处理器、自动控制的时钟数据恢复、频率合成、时钟同步等场合。
鉴频器(discriminator)
arctg 2QL (t) 即：只要输入FM波的载0频等于移相网络的谐
振频率0，在小的频偏范围内，FM波就可以 线性地变换成调相波。
26
2
26
H ()
0
注：通过适当减小移相网络Q值，可扩展频偏范围。
2m
化的解调信号。
10.8 鉴频器—
相位鉴频器
乘积型相位鉴频器
相移网 络的电
vFM
相移网络
路分析
H ()
V2 V1
1
jC1R
jQL
2( 0 ) 0
H () C1R
1 2
vFM—PM KM v0 (t)
KF v0 (t)
LPF
V1
C1 L
C
R V2
( ) arctg arctg 2QL(t)
KF v0 (t)
LPF
vFM (t) V0 cos(0t mf sint)
vFM-PM (t) V0sin(0t mf sint) (t)
(t) (t) v (t)
v0 (t) KMvFM (t)vFM-PM (t)
1 2
K MV0V0sin
(t)
1 2
K MV0V0sin(2 0t
2
2
0
V2 超前 V1 的相位
10.8 鉴频器—相位鉴频器
相移网络的电路分析
V1
C1 L
C
R V2
H () C1R 1 2
( ) arctg arctg 2QL(t)
2
2
0
当(t)=0时，(t)=/2。此时网
络相当于一个/2移相器。
在(t)偏离0较小的范围内，(t)与(t) 保持线性
3. 脉冲计数式
第5章第3讲_鉴频器
u1
u2
u e 3 , u e 4 分别加到差分对T ，T 的输 5 6
入端，经放大后由T6集电极单端输出
u o A u ( u e 3 u e 4 ) A u K (U 1 U 2 )
而 (t ) k P u (t )
ur (t )
而另一输入信号 u r ( t ) 为 u s ( t ) 的同频正交载波。
即： r ( t ) U r cos( o t u 则相乘器的输出信号
uo (t )
2
)
为：
u o ( t ) ku s ( t ) u r ( t ) kU 1 2
u C
C
o1
2
. U
－ － u o2
uo
2
RL － V
D2
C ＋
－
E
c
分析C0和L3不能开路也不能短路的原因
斜率鉴频器 1/3/2013 9:01 PM 34
第5章 角度调制与解调
斜率鉴频器
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第5章 角度调制与解调
一 电路结构和基本原理 1.移相网络：互感为M 的初，次级双调谐耦合 回路组成的移相网络。 FM波经移相网络生成 FM-PM波 2.平衡式鉴相器： 上下检波器的输入端高频电压为：
斜率鉴频器
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第5章 角度调制与解调
单元电路_双失谐电路仿真结果
斜率鉴频器
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锁相环鉴频
中南大学Central South University 通信电子线路课程设计报告题目：锁相环鉴频班级：通信0905学号：0909093412姓名：卢凯指导老师：彭春华目录一、需求分析-------------------------------------------------2二、电路设计与原理分析--------------------------------- 21、锁相环----------------------------------------------------22、混频电路-------------------------------------------------33、鉴频电路-------------------------------------------------44、滤波电路-------------------------------------------------5三、结果与分析----------------------------------------------6四、参考文献-------------------------------------------------11五、附录（电路图）----------------------------------------13一、需求分析FM 解调器设计设计要求：用锁相环芯片设计一个FM 解调电路，输入FM 信号为中心频率为10.7MHz 、调制信号为1KHz 、中频频率为455 KHz 。
对于传统的调频信号，高频有利于进行无线发射，但在实际电路中对与高频小信号的处理比较复杂，因此一般首先转换为中频，然后利用中频放大器进行信号放大并做进一步处理，实际中一般采用460KHZ 作用的中频频率，在该设计中要求使用455KHZ ，因此可知，电路中将有频谱线性搬移模块（混频）、鉴频模块、一级滤波模块。
PLL VCO技术经验总结
PLL,VCO技术经验总结锁相环通常由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成。
目前常用锁相环有整数分频和小数分频两种。
衡量锁相环性能的主要指标包括输出频率、跳频范围、跳频步进、锁定时间、相位噪声、杂散、频率稳定度和频率准确度等。
在设计PLL时，需要考虑方面很多，下面总结一些PLL设计的实际工程经验，方便PLL设计者参考。
（1）输出频率和跳频范围主要决定于VCO和鉴相器。
（2）环路外相位噪声主要决定于VCO。
（3）PLL的环路内相噪声可以根据以下公式估算：参考相噪+20lgN（N为倍频次数）。
（4）PLL的鉴相泄露杂散主要靠环路滤波器来抑制（5）PLL的电源要处理的很赶紧，否则会引起电源调制杂散，而落在环路内的电源调六、制杂散很难滤除（6）PLL的参考、鉴相、环路、VCO各模块之间要有良好的屏蔽和隔离，以防止电磁串扰和辐射产生的杂散（7）PLL环路在振动和高低温下容易产生杂散，这主要是由于参考晶体振荡下产生的相位抖动产生的杂散和温度变化导致的参考晶体以及环路带宽等的变化。
对于振荡杂散和高低温杂散我们要对参考晶体做减振处理以及PLL环路中选择温度特性高的元件。
（8）PLL的输出频率稳定度等于参考的频率稳定度（9）PLL的输出频率准确度等于N*参考频率准确度（N为倍频次数）（10）对于整数分频：跳频步进=鉴相频率=1/20到1/10的环路带宽，而环路带宽大则锁定时间小，环路带宽小则锁定时间大。
（11）对于小数分频：跳频步进≤鉴相频率=1/20到1/10的环路带宽，而环路带宽大则锁定时间小，环路带宽小则锁定时间大。
（12）根据经验环路滤波器相位裕量在时，锁定时间和过冲都可以设计的最小。
小于的相裕会产生过度的过冲和振铃，而大于则会导致一个过阻尼的环路，环路就会慢慢爬行到锁定。
锁相环的电路组成、器件参数及工作原理
摘要：简单介绍了锁相环电路的基本概念及原理，以通用型集成锁相环4046为例主要介绍了锁相环的电路组成、器件参数及工作原理，并对COMS集成锁相环CC4046的应用做了简单研究。
关键词：锁相环鉴相器压控振荡器1 引言锁相环作为一种重要的功能电路在通信、导航、控制、仪器仪表等领域得到了广泛的应用。
20世纪70年代以后随着集成电路技术的飞速发展，出现了多种型号的集成锁相环产品，其中模拟式集成锁相环以NE/SE 560系列最为常用，COMS集成锁相环CD/CC4046最具代表性。
两者基本原理相同，区别在于前者的鉴相器由模拟电路组成，而后者由逻辑电路组成。
2 锁相环的基本概念所谓锁相，就是相位同步的自动控制。
完成两个信号间相位同步的自动控制系统的环路叫做锁相环，也称PLL（Phase Locked Loop)。
最典型的锁相环由鉴相器（Phase Detector）,环路滤波器（Loop Filter）,压控振荡器（Voltage Controlled Oscillator）三部分组成，如图1所示。
图1 PLL功能框图其中，鉴相器相位比较作用，其输出电压反映两个输入信号间的相位差（与频率之差成线性关系）的大小。
该电路通过具有低通特性的环路滤波器后，建立起一个平均电压，作用于VCO的控制输入端，VCO的振荡频率则由其控制电压的大小决定，当控制电压=0时，对应的振荡频率称为VCO的固有频率。
整个环路根据负反馈的原理构成，鉴相器的输出电压总是朝着减小VCO振荡频率与输入信号之差的方向变化，直到VCO振荡频率与输入信号频率获得一致，当这种情况出现时，称VCO的频率锁定于输入信号的频率或简称锁定。
环路由失锁状态进入锁定状态的过程称为捕捉过程。
在捕捉过程中，VCO振荡频率逐渐趋同于输入信号频率的现象，称作频率牵引。
在频率牵引过程中，环路有能力自行锁定的最大输入信号频率范围称为捕捉频带或简称捕捉带，它是反映捕捉能力优劣的一个重要指标。
锁相环的关键指标
锁相环的关键指标一、引言锁相环（Phase-Locked Loop，简称PLL）是一种常用的电子控制系统，用于在输入信号和参考信号之间建立相位关系。
它在通信、数据转换和时钟同步等领域有着广泛的应用。
在设计和评估锁相环时，需要考虑一些关键指标，以确保其性能和稳定性。
本文将就锁相环的关键指标展开讨论。
二、锁相环的基本原理在了解锁相环的关键指标之前，我们先来简要了解一下锁相环的基本原理。
锁相环由相位比较器、低通滤波器、电压控制振荡器和分频器等组成。
其工作原理是通过不断调整电压控制振荡器的频率，使得相位比较器输出的误差信号趋近于零。
这样，输入信号和参考信号之间就能够建立起稳定的相位关系。
三、锁相环的关键指标锁相环的性能和稳定性受多个指标的影响。
下面将分别介绍这些指标。
3.1 带宽锁相环的带宽是指其输出相位响应的频率范围。
带宽越宽，锁相环对频率变化的响应越快。
通常情况下，带宽越宽，锁相环的性能越好。
但同时也需要考虑到带宽过宽可能导致噪声增加和稳定性下降的问题。
3.2 相位噪声相位噪声是指锁相环输出信号的相位随时间变化的不稳定性。
相位噪声越小，锁相环的性能越好。
相位噪声可以通过频域分析来评估，常用的评估指标包括相位噪声密度和积分相位噪声。
3.3 锁定时间锁定时间是指锁相环从初始状态到稳定状态所需的时间。
锁定时间越短，锁相环的性能越好。
锁定时间受到带宽和相位噪声等因素的影响。
3.4 抖动抖动是指锁相环输出信号的瞬时频率偏离其平均频率的程度。
抖动越小，锁相环的性能越好。
抖动可以通过时域分析来评估，常用的评估指标包括峰峰值抖动和均方根抖动。
3.5 稳定性锁相环的稳定性是指其输出信号在长时间内保持稳定的能力。
稳定性受到带宽、相位噪声和抖动等因素的影响。
稳定性可以通过频域和时域分析来评估。
四、评估锁相环的关键指标为了评估锁相环的关键指标，可以采取以下步骤：1.设计合适的测试电路，包括输入信号源和参考信号源。
2.使用合适的测量设备，如频谱分析仪、示波器和时钟分析仪等，对锁相环的输出信号进行测量。
实验九锁相鉴频
实验九锁相鉴频实验九锁相鉴频实验⼀、实验⽬的1.掌握锁相环鉴频器⼯作原理。
2.熟悉鉴频器主要技术指标及其测试⽅法。
⼆、实验原理及实验电路说明1.鉴频原理调频波(FM)解调称为频率检波，简称鉴频。
实现调频波解调的⽅法有很多，常见的⽅法有：a．斜率鉴频、相位鉴频、⽐例鉴频，这些鉴频器电路需要⼤量的电阻电容等元件，电路形式⽐较复杂不易于集成；b．移相乘积鉴频、脉冲均值鉴频，这些鉴频器易于集成，但移相乘积鉴频器内部噪声较⼤，脉冲均值鉴频器线性好、频带宽，但中⼼频率范围较低；c．锁相环鉴频，它是利⽤现代锁相技术来实现鉴频的⽅法，具有⼯作稳定、失真⼩、信噪⽐⾼等优点，所以被⼴泛应⽤在通信电路系统中。
实现调频信号解调的鉴频电路可分为三类，第⼀类是调频-- 调幅调频变换型。
这种类型是先通过线性⽹络把等幅调频波变换成振幅与调频波瞬时频率成正⽐的调幅调频波，然后⽤振幅检波器进⾏振幅检波。
第⼆类是相移乘法鉴频型。
这种类型是将调频波经过移相电路变成调相调频波，其相位的变化正好与调频波瞬时频率的变化成线性关系，然后将调相调频波与原调频波进⾏相位⽐较，通过低通滤波器取出解调信号。
因为相位⽐较器通常⽤乘法器组成，所以称为相移乘法鉴频。
第三类是脉冲均值型。
这种类型是把调频信号通过过零⽐较器变换成重复频率与调频信号瞬时频率相同的单极性等幅脉冲序列，然后通过低通滤波器取出脉冲序列的平均值，这就恢复出与瞬时频率变化成正⽐的信号。
鉴频器是⼀种具有移相鉴频特性的的陶瓷滤波元件，主要⽤在电视机或录像机的伴⾳中频放⼤或解调电路中以及FM调频收⾳机的鉴频器电路中。
它分为平衡型和微分型两种类型，前者⽤于同步鉴相器作平衡式鉴频解调，后者⽤于差分峰值鉴频器作差动微分式鉴频解调。
德键调频⾳频窄带型JTCV10.7M系列贴⽚鉴频器，搭配多种IC应⽤于FM程序检验，转换频率为有⽤的⾳频信号。
2.锁相环的⼯作原理锁相环包含三个主要的部分:⑴鉴相环(或相位⽐较器,记为PD或PC):是完成相位⽐较的单元,⽤来⽐较输⼊信号和基准信号的之间的相位.它的输出电压正⽐于两个输⼊信号之相位差.⑵低通滤波器(LPF):是个线性电路,其作⽤是滤除鉴相器输出电压中的⾼频分量,起平滑滤波的作⽤.通常由电阻、电容或电感等组成，有时也包含运算放⼤器。
锁相环指标 -回复
锁相环指标-回复什么是锁相环指标？锁相环指标是指用来衡量锁相环（Phase-Locked Loop，PLL）性能的各种参数和指标。
PLL是一种电路系统，通过对输入信号的相位进行比较，并根据比较结果调整本身输出信号的相位，从而使输出信号保持与输入信号的相位同步。
在各种通信、控制和测量领域，PLL已经广泛应用。
而锁相环指标则是评估PLL工作性能和稳定度的重要依据。
有哪些常见的锁相环指标？实际上，锁相环的指标非常多，并且根据具体应用的不同可能略有差异。
下面列举几个常见的锁相环指标：1. 锁定时间（Lock time）：指PLL从失锁状态转变为锁定状态所需要的时间。
锁定时间短是衡量PLL性能和适用性的重要指标之一。
2. 锁定范围（Lock range）：指PLL在输入信号频率范围内能够保持稳定锁定的能力。
通常用频率范围或相位范围来表示。
3. 噪声性能（Noise performance）：指PLL对输入信号中的噪声和扰动的抵抗能力。
好的锁相环应该能够在抑制噪声的同时保持输出信号的稳定性。
4. 抖动（Jitter）：指信号在时间上的不稳定性，可以通过锁相环来降低抖动。
抖动越小，表明锁相环性能越好。
5. 相位噪声（Phase noise）：指锁相环输出信号相位随时间的变化情况。
相位噪声小的锁相环输出信号更加稳定。
6. 频率稳定度（Frequency stability）：指锁相环输出信号频率的变化程度。
频率稳定度好的锁相环输出信号与输入信号的频率差距很小。
以上仅为锁相环指标中的几个常见要素，根据不同应用的需求，可能还会有其他更具体的指标。
锁相环指标如何优化？优化锁相环指标是实际应用中非常重要的任务，因为合理的指标设计和优化可以提高PLL的性能，提高系统的可靠性和稳定性。
1. 设计合适的环路带宽：适当选择环路带宽可以平衡相位噪声和锁定时间的要求。
过高的带宽容易引入噪声，过低的带宽又会增加锁定时间。
2. 添加滤波器：通过添加滤波器来抑制输入信号中的噪声和频率扰动，从而提高锁相环的噪声性能和稳定性。
锁相环指标 -回复
锁相环指标-回复什么是锁相环指标？锁相环（PLL）是一种电子反馈系统，用于调节信号的频率和相位。
锁相环指标是用来描述锁相环性能的量化指标。
锁相环指标通常包括锁定时间、锁定范围、抖动、输入偏置等。
锁相环指标的详细解释如下：1. 锁定时间：锁相环的锁定时间是指从输入信号发生变化到锁相环稳定在新的输出状态所需要的时间。
锁定时间越短，锁相环的响应速度越快。
2. 锁定范围：锁相环的锁定范围是指锁相环能够跟踪的输入信号的频率范围。
锁定范围越广，锁相环适应不同频率的输入信号能力越强。
3. 抖动：锁相环的抖动是指输出信号在稳定锁定状态下的频率和相位误差。
抖动越小，锁相环的稳定性和精度越高。
4. 输入偏置：锁相环的输入偏置是指输入信号与锁相环内部参考信号之间的相位差。
输入偏置越小，锁相环的跟踪效果越好。
为何需要锁相环指标？锁相环指标对于电子系统设计和应用至关重要。
它们是评估锁相环性能和判断锁相环是否满足系统需求的依据。
锁相环指标的合理选择可以确保系统的稳定性、精度和实时性。
以移动通信系统为例，锁相环指标的好坏直接影响信号的传输、检测和处理。
在无线通信中，移动信号的频率、相位和稳定性要求非常高，锁相环用于调整持续变化的信号以保持稳定性。
如果锁相环指标不达标，信号将可能失真、丢失或传输不及时。
如何评估锁相环指标？评估锁相环指标需要进行一系列测试和分析。
常见的锁相环指标测试方法有以下几种：1. 测试锁定时间：在输入信号变化时，观察输出信号的响应时间。
多次测试并取平均值以获得可靠的结果。
2. 测试锁定范围：逐渐改变输入信号的频率，观察锁相环的跟踪能力和输出信号的稳定性。
一般使用频谱仪或示波器进行测试。
3. 测试抖动：使用高精度的频率计或相位计对输出信号进行测量，计算其频率和相位误差。
抖动可以通过信号处理和滤波来减小。
4. 测试输入偏置：输入一个稳定的参考信号和待测试信号，测量两者的相位差。
使用示波器或均衡器等仪器进行测量。
锁相环相噪计算公式
锁相环相噪计算公式摘要：1.锁相环的基本概念与组成2.锁相环相噪的定义与计算公式3.锁相环相噪的影响因素4.降低锁相环相噪的方法正文：锁相环（PLL，Phase-Locked Loop）是一种广泛应用于通信、导航、广播等领域的频率合成技术。
锁相环主要由误差检波器、环路滤波器、压控振荡器和反馈分频器等部分组成。
其中，误差检波器由鉴频鉴相器和电荷泵构成，负责检测输入信号与本地振荡器之间的相位差；环路滤波器用于滤除误差信号；压控振荡器则根据误差信号调整其输出频率；反馈分频器将压控振荡器的输出信号与输入信号进行比较，产生误差信号。
锁相环相噪是指锁相环输出信号的相位噪声，通常用单位为弧度平方/赫兹（rad^2/Hz）表示。
锁相环相噪的计算公式为：相噪= 2 * (fref / fnoise)其中，fref 为参考频率，fnoise 为噪声频率。
锁相环相噪的影响因素主要有以下几点：1.鉴频鉴相器的性能：鉴频鉴相器的性能直接影响到误差信号的精度，从而影响到锁相环的相噪性能。
2.环路滤波器的性能：环路滤波器的作用是滤除误差信号中的高频成分，降低相噪。
滤波器的性能直接影响到锁相环的相噪水平。
3.压控振荡器的性能：压控振荡器的性能直接影响到锁相环的输出频率稳定性，进而影响到相噪性能。
4.反馈分频器的设置：反馈分频器的设置会影响到误差信号的幅度和相位，从而影响到锁相环的相噪性能。
为了降低锁相环相噪，可以采取以下措施：1.选择高性能的鉴频鉴相器和环路滤波器：采用具有较高性能的鉴频鉴相器和环路滤波器可以有效提高锁相环的相噪性能。
2.优化压控振荡器的设计：通过优化压控振荡器的设计，提高其输出频率的稳定性，从而降低锁相环的相噪。
3.合理设置反馈分频器：根据实际应用需求，合理设置反馈分频器的参数，以降低锁相环相噪。
总之，锁相环相噪计算公式是评估锁相环性能的重要指标。
锁相环理论讲解
锁相环的理论锁相环作为一个系统，主要包含三个基本模块：鉴相器(Phase Detector ：PD)、低通滤波器(LowPass Filter ：LPF)，亦即环路滤波器(L00P Filter ：LF )，和压控振荡器(V oltage Controlled Oscillator ：VCO )。
这三个基本模块组成的锁相环为基本锁相环，亦即线形锁相环(LPLL)，如图2．1所示。
图2.1锁相环原理图当锁相环开始工作时，输入参考信号的频率1f 与压控振荡器的固有振荡频率o f 总是不相同的，即1o f f f ∆=-，这一固有频率差1o f f f ∆=-必然引起它们之间的相位差不断变化，并不断跨越2π角。
由于鉴相器特性是以相位差2π为周期的，因此鉴相器输出的误差电压总是在某一范围内摆动。
这个误差电压通过环路滤波器变成控制电压加到压控振荡器上，使压控振荡器的频率o f 趋向于参考信号的频率i f ，直到压控振荡器的频率变化到与输入参考信号的频率相等，并满足一定条件，环路就在这个频率上稳定下来。
两个频率之间的相位差不随时间变化而是一个恒定的常数，这时环路就进入“锁定”状态。
当环路已处于锁定状态时，如果输入参考信号的频率和相位发生变化，通过环路的控制作用，压控振荡器的频率和相位能不断跟踪输入参考信号频率的变化而变化，使环路重新进入锁定状态，这种动态过程称为环路的“跟踪”过程。
而环路不处于锁定和跟踪状态，这个动态过程称为“失锁”过程。
从上述分析可知，鉴相器有两个主要功能：一个是频率牵引，另一个是相位锁定。
实际中使用的锁相环系统还包括放大器、分频器、混频器等模块，但是这些附加的模块不会影响锁相环的基本工作原理，可以忽略。
2.1 锁相环的工作原理锁相环作为一个系统，主要包含三个基本模块：鉴相器【4】、低通滤波器，亦即环路滤波器，和压控振荡器。
在本节首先分析鉴相器、环路滤波器和压控振荡器.2.1.1 鉴相器锁相环中的鉴相器（PD ）通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图示：()O U t ()i U t ()D U t图2.2 模拟鉴相器电路 鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：()sin[()]i m i i u t U t ωθ=+ （2.1）()sin[()]o om o o u t U t ωθ=+ （2.2）式中的O ω为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。
锁相环指标 -回复
锁相环指标-回复锁相环指标，是指用于描述锁相环性能的一系列指标和参数。
锁相环（Phase-Locked Loop，简称PLL）是一种广泛应用于通信、无线电、计算机、测量和控制等领域的控制系统。
它通过反馈机制，使输出信号与输入信号保持稳定的相位关系。
锁相环指标对于评估和设计锁相环系统的性能至关重要。
在本文中，我们将逐步回答与锁相环指标相关的几个关键问题。
首先，什么是锁相环？为了更好地理解锁相环指标的含义，我们需要了解一下锁相环的基本原理及其应用。
锁相环由相位比较器、低通滤波器、增益倍频器和振荡器等核心组件组成。
它通过将输入信号与反馈信号进行相位比较，并不断调节振荡器的频率，使输出信号与输入信号保持稳定的相位关系。
锁相环被广泛运用于频率合成、时钟恢复、频率调制解调、信号调整和误差校正等领域。
例如，在通信系统中，锁相环可以用于提取输入信号的频率信息，然后通过频率合成器生成稳定的输出信号。
在计算机中，锁相环可用于时钟恢复，确保计算机内部各个子系统的时钟同步。
因此，锁相环在当代电子技术中具有重要的应用价值。
接下来，锁相环指标有哪些重要的参数和性能指标？有几个核心的指标用于评估锁相环性能，包括锁定范围、锁定时间、峰值偏差和抖动。
锁定范围指示了锁相环可以捕获和跟踪的输入信号频率范围。
锁定时间是锁相环从开始捕获输入信号到建立稳定相位关系所需的时间。
峰值偏差表示输出信号和输入信号的相位差的最大偏差。
抖动是指输出信号相位的瞬时变化，通常用峰峰值、均方根值或峰峰值抖动来表征。
此外，还有一些与锁相环指标相关的参数需要注意，如环形振荡器的频率稳定度、滤波器的频率响应以及相位比较器的输入灵敏度。
这些参数会直接影响锁相环的性能和稳定性。
然后，如何衡量和优化锁相环的指标？衡量和优化锁相环指标的方法有很多，取决于特定的应用场景和需求。
一种常用的优化方法是选择合适的环形振荡器，以获得所需的频率稳定度。
频率稳定度可以通过检测振荡器的尺寸、元器件参数和工作温度等因素来实现。
导航接收机中鉴频鉴相器的设计
第9卷第2期2021年4月Vol.9,No.2Apr.,2021导航定位学报Journal of Navigation and Positioning引文格式：张治国，黄海生，李鑫，等.导航接收机中鉴频鉴相器的设计[J].导航定位学报,2021,9(2):35-40.(ZHANGZhiguo,HUANG Haisheng,LI Xin,et al.Design of phase frequency detector based on navigation receiver[J].Journal of Navigation and Positioning,2021,9(2): 35-40.)D01:10.16547/ki.l0-1096.20210206.导航接收机中鉴频鉴相器的设计张治国，黄海生，李鑫，党成（西安邮电大学电子工程学院，西安710121）摘要：为了提高导航接收机中本振频率的精度和稳定性，避免本振信号在锁相环电路中发生漂移，锁相环的低噪声、快速锁定等性能是电路设计的关键，而鉴频鉴相器作为锁相环系统的重要模块之一，其鉴相死区的存在，极大地恶化了锁相环的噪声特性。
基于中芯国际（SMIC）0.18nm互补金属氧化物半导体（CMOS）工艺，设计了一种复位脉宽可调节的无死区鉴频鉴相器，根据压控振荡器反馈频率信号调节复位脉冲宽度，实现了4种不同的复位延时，在降低抖动的同时，能够有效地消除鉴相死区。
当供电电压为1.8V时，其最大工作频率为530MHz,最大相位噪声为-142.2dBc/Hz o 电路鉴频鉴相功能正确，并具有良好的频率和噪声特性，可应用到导航接收机中的锁相环电路中。
关键词：导航接收机；锁相环；鉴频鉴相器；死区；低噪声中图分类号：P228文献标志码：A文章编号：2095-4999（2021）02-0035-06Design of phase frequency detector based on navigation receiverZHANG Zhiguo,HUANG Haisheng,LI Xin,DANG Cheng(School of Electronic Engineering,Xi'an University of Posts and Telecommunications,Xi'an710121,China)Abstract：In order to improve the accuracy and stability of the local oscillator frequency in navigation receivers,to avoid the drift of the local oscillator signal in the phase-locked loop circuit,the paper designed a phase frequency detector:based on China's Semiconductor Manufacturing International Corp.(SMIC)0.18p,m Complementary Metal-Oxide-Semiconductor (CMOS)process,a dead-zone-free phase frequency detector with adjustable reset pulse width was given;and the reset pulse width was adjusted to achieve4different reset delay according to the feedback frequency signal of the voltage-controlled oscillator,which could effectively eliminate the phase discrimination dead zone while reducing jitter.Experimental result showed that:when the voltage was1.8V,the maximum operating frequency of the detector would be530MHz,with the maximum amplitude noise-142.2dBc/Hz;and the frequency and phase discrimination function of this circuit could be correct with good frequency and noise characteristics,indicating the feasibil辻y of the detector for the phase-locked loop circuit of navigation receivers.Keywords：navigation receiver;phase-locked loop;phase frequency detector;dead zone;low noise0引言导航接收机的灵敏度、首次定位时间等性能，直接影响着卫星通信的质量，信号捕获与跟踪能力决定了系统的整体性能。
锁相环(PLL)详解
锁相环（PLL）详解
锁相环（PLL）详解锁相环是指一种电路或者模块，它用于在通信的接收机中，其作用是对接收到的信号进行处理，并从其中提取某个时钟的相位信息。
或者说，对于接收到的信号，仿制一个时钟信号，使得这两个信号从某种角度来看是同步的（或者说，相干的）。
由于锁定情形下（即完成捕捉后），该仿制的时钟信号相对于接收到的信号中的时钟信号具有一定的相差，所以很形象地称其为锁相器。
而一般情形下，这种锁相环的三个组成部分和相应的运作机理是：
1 鉴相器：用于判断锁相器所输出的时钟信号和接收信号中的时钟的相差的幅度；
2 可调相/调频的时钟发生器器：用于根据鉴相器所输出的信号来适当的调节锁相器内部的时钟输出信号的频率或者相位，使得锁相器完成上述的固定相差功能；
3 环路滤波器：用于对鉴相器的输出信号进行滤波和平滑，大多数情形下是一个低通滤波器，用于滤除由于数据的变化和其他不稳定因素对整个模块的影响。
从上可以看出，大致有如下框图：
┌─────┐┌─────┐┌───────┐
→─┤鉴相器├─→─┤环路滤波器├─→─┤受控时钟发生器├→┬─→└──┬──┘└─────┘└───────┘│
↑↓
└──────────────────────────┘
可见，是一个负反馈环路结构，所以一般称为锁相环（PLL: Phase Locking Loop）。
锁相环有很多种类，可以是数字的也可以是模拟的也可以是混合的，可以用于恢复载波也可以用于恢复基带信号时钟。
一种解决死区问题的数字鉴频鉴相器设计
一种解决死区问题的数字鉴频鉴相器设计作者：蔡霞吴喆焱来源：《科技经济市场》2017年第03期摘要：本文设计的数字鉴频鉴相器电路，解决了死区问题，增强了相位误差的检测能力，仿真结果显示输出各相位信号之间相位差恒定、输出信号抖动小、功耗低。
关键词：鉴频鉴相器；D触发器；锁相环；死区引言锁相技术自发展以来，得到了广泛的应用。
鉴频鉴相器在锁相技术中起着非常关键的作用。
现在的锁相技术要求鉴频鉴相器的低抖动、高速。
本文设计的数字鉴频鉴相器电路，能解决死区问题，增强相位误差的检测能力。
1PFD具体电路设计1.1数字鉴频鉴相器的电路结构本文设计采用数字PFD电路，其设计电路如图1所示。
两D触发器如图2所示，采用下降沿触发，输入的D端接高电位VDD，时钟信号分别接参考信号VREF和反馈信号VFBK；D触发器一路经过与非门和两个反相器反馈回D触发器的RESET端；另一路接反相器或传输门输出，形成同步的两对互补控制信号DOWNB、DOWN 和UP、UPB来控制与之相连的电荷泵单元。
1.2数字鉴频鉴相器的死区解决方案PFD电路的一个重要的非理想状态是因数字门电路存在固有延迟而产生的死区问题。
该设计是可以消除死区的，通过在反馈回D触发器RESET端信号通路上增加DELAY单元，来使输入信号间为零相差的时候，输出信号仍有足够宽充电脉冲达到高电平，开启与之相连的电荷泵开关，如果电荷泵的上拉和下拉电流匹配，那么同时导通的上下电流就没有净电流流入LPF，从而保持压控振荡器的控制电压稳定，锁定输出频率；而两输入信号存在相差时，UP等信号脉冲会因为DELAY而变得更宽，控制电荷泵上拉和下拉电流开关，使电流泵入或泵出低通滤波器LPF，压控振荡器的控制电压VC也随之改变，从而起到跟踪输入信号的作用。
2PFD的工作波形2.1PFD跟踪过程波形跟踪过程中，如果REF信号相位（频率）超前，则PFD的DOWN端为高，开启电荷泵下拉开关，使VCO的控制电压降低，振荡器输出频率升高，跟踪参考信号的频率并最终达到一致。
用于锁相环快速锁定的鉴频鉴相器设计
用于锁相环快速锁定的鉴频鉴相器设计寇先果;高博;龚敏【摘要】针对鉴频鉴相器（PFD）的盲区现象对锁相环路的锁定速度的影响，设计了一种PFD结构，可以实现锁相环路的快速锁定。
该结构在传统PFD的基础上，利用内部信号的逻辑关系进行逻辑控制，其输出特性呈现非线性；在输入相位差大于π时，抑制了复位脉冲的产生，避免了输入时钟边沿的丢失，有效消除了盲区，加快了锁相环的锁定速度。
设计采用SMIC 0.18μm标准CMOS工艺，采用全定制设计方法对该PFD结构进行了设计、仿真分析和验证。
结果表明，采用该PFD 结构的锁相环，在400 MHz工作频率下锁定时间为2.95μs，锁定速度提高了34.27%。
%Because of the effect on the lock speed of phase locked loopby the blind zone of phase frequency detector(PFD), the paper proposes a PFD circuit structure which can realise a quick lock acquisition of a phase locked loop. Based on the traditional PFD, the structure is designed with internal signal to control circuit logic, and its transfer characteristic is nonlinear. When the input phase error is lager t hanπ, the reset pulse signal is suppressed, and the input clock edge is avoided missing. The blind zone is eliminated effectively to speed up the lock acquisition of a phase locked loop. Based on SMIC 0.18μm standard CMOS process, the PFD circuit structure is designed, simulated, analysed and veriifed in full custom design method. The simulation results indicate that the PLL with the proposed PFD circuit structure can accelerate lock acquisition by 34.27%, and its locking time is 2.95 μs working in the freq uency of 400 MHz.【期刊名称】《电子与封装》【年(卷),期】2014(000)005【总页数】6页(P23-27,32)【关键词】鉴频鉴相器;锁相环;盲区;锁定时间【作者】寇先果;高博;龚敏【作者单位】四川大学物理科学与技术学院微电子学系，成都610064;四川大学物理科学与技术学院微电子学系，成都610064;四川大学物理科学与技术学院微电子学系，成都610064【正文语种】中文【中图分类】TN4021 引言锁相环（PLL）在通信系统、微处理机、自动控制的时钟数据恢复、频率合成、时钟同步、调制与解调等领域有着广泛的应用，已经成为电子系统中不可或缺的基本模块。
pll锁相环
PLL 各部分原理与常用电路
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鉴相器 v v 鉴相器是一个相位比较装置，又称为相位比较器。它的输出误差电压 d(t)是 i(t) v 与 o(t) 的瞬时相位之差的函数。
心抽头困难,用电阻 R5～R10 加以精确的平衡鉴相器。
⊙ 电容 C1～C4 用来补偿电路电容。
b.高频鉴相器（这是微波锁相环采用的鉴相器） ⊙传输线变压器,使次级得到二个对称的
v1(t)信号电压.并且磁力线集中,初次
级之间分布电容可作为电路的基本元 件。 ⊙高频电容采用片电容,电力线集中,寄生 参数影响小。 ⊙电路简单,易调上下对称(对地而言)。 ⊙灵敏度高,工作频率高,可从 30MHz～400MHz。
B.实际环路滤波器
通常电容 C 取 1～10μF,电阻 R1 比 R2 大 10～100 倍。 ★★ RC 积分滤波器
电子技术论坛 电子发烧友 ⊙电路
⊙传递函数
⊙RC 积分型滤波器对于足够高的频率,φ 趋于 90°,其输出电压近 似与输
v 锁相同步检波器要求锁相环路以输入的标准调幅波 i 中，能输出准确跟踪载波分 v v 量的等幅波 0(t)而它们相位保持很小常数或零。将 0(t)相移 π/2 后作为同步检波的 v 参考信号 r(t)，从而即可实现对标准调幅波的解调，实现检波。
40 年代
电视技术得到迅速发展，电视接收机从行扫描振荡器输出中取出部分作反馈信号， 和从同步分离器来的同步信号经鉴相器进行相位比较，得到相位误差信号经积分器得到 控制信号，控制行扫描振荡器，实现同步扫描。
A.鉴相特性 a.表示鉴相器输出电压与两个比较信号相位之间的关系。 b.典型的鉴相特性有:
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鉴频鉴相器的指标对锁相环(PLL)死区及抖动性能的影
该应用笔记讨论了鉴频鉴相器的指标对锁相环(PLL)死区及抖动性能的影响。
在使用电荷泵环路滤波的PLL 设计中，通过产生具有最小脉宽的鉴相输出脉冲，可以减轻PLL 的死区效应和相关的锁相环抖动。
锁相环广泛用于电信行业，实现倍频、数据提取和时钟恢复。
这些锁相环通常采用基于电荷泵的环路滤波。
MAX9382 就是这样一款鉴相/鉴频器，用于基于电荷泵的环路滤波架构。
MAX9382 的关键参数之一是确保最短脉冲宽度，以消除电荷泵环路滤波设计中通常出现的死区效应。
MAX9382 把输入的相位差转换为可变脉宽的两路脉冲输出，这些输出为上、下端的脉冲信号，用来控制环路滤波电荷泵。
当两个输入频率不同时，
MAX9382 如同一个鉴频器，其输出时间平均值是输入频率差的函数。
这种转换大大改善了环路锁定带外信号的能力。
图1 给出了MAX9382 的内部框图，图2 给出了MAX9382 输出平均(直流)电压值与输入相位差之间的函数关系。
式1、式2 和式3 说明当输入频率相同时(环路锁定条件下)和输入频率不同时(环路失锁条件下)鉴相/鉴频器的传输函数。
图1. MAX9382 鉴频/鉴相器
图2. MAX9382 鉴频/鉴相器理想状态下的响应
基于电荷泵的环路滤波图3 给出了一个典型的电荷泵和无源环路滤波架构。
这个架构利用开关选通匹配的电流源出和电流吸入，控制电流流入或流出环路滤波器。
根据鉴相器输入的相差在上、下输出端产生不同脉宽的脉冲，使环路滤波器电压上升或下降。
锁定条件下，鉴相器在电荷泵的两个输入产生一串相同脉宽(最小脉宽)的脉冲信号，式4 和式5 给出了电荷泵滤波器的传输函数和环路滤波网络的阻抗。