射频前端本振电路部分设计

1.1本振电路
1.1.1本振电路框图
框图如下图所示，时钟源部份，单片机控制部份、和本振电路部份三大块，由于有三级混频，本振电路必须提供三个本振频率，第一本振频率是可调的，第二、三本振频率则是固定的。

图1本振电路框图
1.1.2时钟源
时钟源分为外部参考时钟源和内部时钟源，当使用外部参考时钟源时，内部时钟源自动断开，外部时钟源主要的作用就是为了同步，一般是在双通道或多通道测向时需要采用。

外部时钟源的精度稳定度就无法控制。

不作双通道测向时，则主要是靠内部时钟源提供时钟基准。

内部时钟源采用高稳定度时钟，稳定度为10-9-10-7。

同时，也向外提供10MHz的时钟输出。

如下图：
图 2时钟源框图
1.1.3本振电路及噪声分析
接收机本振源采用了DDS+PLL混合合成的技术，如错误！未找到引用源。

所示。

图 3 接收机本振源原理
这个框图只是一个本振的大致框图，具体电路应该根据本方案的要求对电路作相应的改动，以适应要求。

由图可见，参考频率为10㎒，高速DDS根据需要产生所需要的信号，经过滤波器组初步滤除谐波杂散，送入后续的PLL做激励信号。

VCO产生的信号经过合适的分频与激励信号比较，锁定频率和相位。

接收机的相位噪声指标主要取决于本振相位噪声，这个方案其基础相位噪声为参考源相位噪声，而输出信号在此基础上有一定的恶化，恶化程度则主要取决于PLL本身的噪声+分频器分频系数带来的噪声恶化+DDS噪声恶化。

在选取低噪声的鉴频鉴相器和VCO器件后，系统的主要噪声恶化就取决于后两者。

分频器分频系数若为N，其带来的噪声恶化为20Log(N)，若M为DDS输出频率与参考频率
比，则DDS的噪声恶化等于20Log(M)。

如当M=0.5,N为50时，此时总噪声恶化约为30dB，若要实现本振输出达到-120dBc/Hz@10㎑的相位噪声指标，则要求参考信号源至少达到-150dBc/Hz@10㎑的相位噪声指标，采用恒温晶振制作的参考源即可满足要求。

采用DDS+PLL的方式，也保证了本振源频率切换时间足够迅速。

经测试切换时间约1㎳左右，完全满足快速扫频的要求。

问题在于切换时间1ms可能还不够，能否做到<0.5ms以内，越小越好，这对于提高整个接收机的扫描速度是很有好处的。

需要弄清楚的问题：（只有一个问题）
1.看懂上面的内容，把图3的框图变成具体的电路。

由于三个本振的频率不同，所以
三个本振电路可能会有差异？？？输出阻抗为50欧，输出功率为7dBm。

2.图2中的外部时钟和内部时钟的选择电路，要求是当有外部时钟信号进入时，自动
断开内部时钟而接入外部时钟，否则使用内部时钟，根据这个要求设计电路。

内部
标准时钟源为外购。

3.图2标明了参考时钟的输出，增加一个输出缓冲器，输出阻抗为50欧，输出功率
不低于3dBm.
4.图3中，控制器接到指令到VCO作出频率改变的稳态时间约1ms,能否弄清楚图3
中的那个环节对这1ms贡献最大？能否改善？如何改善？。

因为这个指标越小就意
味着扫描速度越快，能否提高到100us以内？（可能的措施：通过提高关键模块的
供电电压是不是可以加快其反应速度?）。