EDA乐曲播放电路课程设计报告

目录

一.课程设计概述 (1)

1.设计的题目 (2)

2.设计要求 (2)

3.设计构思 (2)

二.总体框图 (4)

三.具体各功能模块（模块图像，程序，波形图像，波形分析） (2)

1.计数器模块 (2)

2.选择器模块 (4)

3.数据翻译模块 (6)

4.数控分频模块 (7)

5.乐曲RO M的三个模块 (10)

6.顶层文件的设计 (12)

四.总体电路图（RLT电路图） (14)

五.课程设计总结 (15)

..................................................................................................................................

一.课程设计概述

1.设计的题目

乐曲播放电路

2.设计要求：

学习利用数控分频器设计硬件乐曲演奏电路，在实验四的基础上，改建电路的设计，增加功能自动选择曲目，可选的歌曲不少于3首。

3.设计构思

（1）音乐硬件演奏电路基本原理

硬件电路的发声原理，声音的频谱范围约在几十到几千赫兹，若能利用程序来控制FPGA芯片某个引脚输出一定频率的矩形波，接上扬声器就能发出相应频率的声音。乐曲中的每一音符对应着一个确定的频率，要想FPGA发出不同音符的音调，实际上只要控制它输出相应音符的频率即可。乐曲都是由一连串的音符组成，因此按照乐曲的乐谱依次输出这些音符所对应的频，就可以在扬声器上连续地发出各个音符的音调。而要准确地演奏出一首乐曲，仅仅让扬声器能够发生是不够的，还必须准确地控制乐曲的节奏，即乐曲中每个音符的发生频率及其持续时间是乐曲能够连续演奏的两个关键因素。

（2）音符频率的获得

多个不同频率的信号可通过对某个基准频率进行分频器获得。由于各个音符的频率多为非整数，而分频系数又不能为小数，故必须将计算机得到的分频系数四舍五入取整。若基准频率过低，则分频系数过小，四舍五入取整后的误差较大。若基准频率过高，虽然可以减少频率的相对误差，但分频结构将变大。实际上应该综合考虑这两个方面的因素，在尽量减少误差的前提下，选取合适的基准频率。本设计中选取1MHz的基准频率。数控分频器采用12位二进制计数器，乐曲中的休止符，只要将分频系数设为0，即初始值=4095，此时扬声器不会发声。

根据分频系数，可计算数控分频器得到的初始值。（语言已经无法描述其中的原理了，程序可以说明此问题，关于初始值的解释，请看下文给出的程序）初始值的计算公式如下：由于所设计的数控分频计采用12MHZ作为时钟源，并通过一次12分频给出频率为1MHZ的脉冲溢出信号，再对该1MHZ的溢出信号进行12位2进制码的带预置数进行计数，并给出一个频率随预置数变化的脉冲信号。由于该脉冲信号不具有驱动蜂鸣器的能力，故对此脉冲信号进行2分频以推动蜂

鸣器发声

（3）乐曲节奏的控制

一般乐曲最小的节拍为1/4拍，若将1拍的时间定为1秒，则只需要输出4Hz的1/4拍的时长（0.25秒），对于其它占用时间较长的节拍（必为1/4拍的整数倍）则只需要将该音符连续输出相应的次数即可。

计数时钟信号作为输出音符快慢的控制信号，时钟快时输出节拍速度就快，演奏的速度也就快，时钟慢时输出节拍的速度就慢，演奏的速度自然降低，由于最后的蜂鸣器前需加一个二分频的程序，因此计数器的时钟信号应为4Hz的2倍，即8Hz。

（4）乐谱的发生

本设计将乐谱中的音符数据存储在LPM-ROM中，若某音在逻辑中停留了4个时钟节拍，即1秒的时间，相应地，该音符就要在LPM-ROM中连续的四个地址上都存储。当一个4Hz的时钟来时，相应地就从LPM-ROM中输出一个音符数据。

（5）选择模块

选择模块将用一个4位数的控制信号控制乐谱模块数据的选择性。

二.总体框图

三.具体各功能模块

1.计数器模块

在notetabs中设置了一个8位二进制计数器(计数最大值为138)，作为音符数据ROM的地址发生器。这个计数器的计数频率为4HZ，即每一计数值的停留时间为0.25秒，恰为当全音符设为1秒时，四四拍的4分音符持续的时间。例如，notetabs在以下的VHDL逻辑描述中，《梁祝》乐曲的第一个音符为“3”，此

音在逻辑中停留了4个时钟节拍，即1秒的时间，相应的，所对应的“3”音符分频预制值为1036，在speakera中的输入端停留1秒。随着notetabs中计数器按4HZ的时钟频率作加法计数时，即随地址值递增时，音符数据ROM中的音符从ROM中通过tonelndex端口输向tonetaba模块，《梁祝》乐曲开始连续自然地演奏起来。

（1）模块图像：

（2）模块程序

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity notetabs is

port (clk:in std_logic;

counter:inout std_logic_vector(7 downto 0));

end;

architecture one of notetabs is

begin

cnt8:process(clk,counter)

begin

if counter =138 then counter <="00000000";

elsif (clk'event and clk='1') then counter <=counter+1;

end if;

end process;

end;

(3)仿真波形