版图设计中的寄生参数分析
第14章集成电路版图设计资料
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MOS dummy
• 在MOS两侧增加dummy poly。
• 添加dummy管，可以提 供更好的环境一致性。
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RES dummy
• 类似于MOS dummy方法增加dummy，有时会在四 周都加上。
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CAP dummy
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• 第二张mask定义为active mask。 有源区用来定义管子的栅以及允许注入的p型或者n型扩散的源漏区。
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• 第三张mask为poly mask： 包含了多晶硅栅以及需要腐蚀成的形状。
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• 第四张mask定义为n＋mask， 用来定义需要注入n＋的区域。
• 不同的工艺线和工艺流程，电学参数有所不同。
• 描述内容：晶体管模型参数、各层薄层电阻、层与层间的 电容等。
• 几何设计规则是图形编辑的依据，电学设计规则是分析计 算的依据。
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• 完成一个反相器的版图设计
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Interconnect
• 关键走线与左右或上下走线的屏蔽采用相同层或 中间层连接VSS来处理。
• 也可增大两者间的间距来减少耦合。
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Guard Ring的设计
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深阱guard ring
版图设计中的寄生参数分析
版图设计中的寄生参数分析1．引言正如我们了解的，工艺层是芯片设计的重要组成部分。
一层金属搭在另一层金属上面，一个晶体管靠近另一个晶体管放置，而且这些晶体管全部都是在衬底上制作的。
只要在工艺制造中引入了两种不同的工艺层，就会产生相应的寄生器件，这些寄生器件广泛地分布在芯片各处，更糟糕的是我们无法摆脱它们。
寄生器件是我们非常不希望出现的，它会降低电路的速度，改变频率响应或者一些意想不到的事情发生。
既然寄生是无法避免的，那么电路设计者就要充分将这些因素考虑进去，尽量留一些余量以便把寄生参数带来的影响降至最低。
2．寄生参数的种类寄生参数主要包括了电容寄生、电阻寄生，和电感寄生。
2．1 寄生电容图1所呈现的是在不同金属层之间以及它们与衬底之间产生的电容情况：图(1) 无处不在的寄生电容由上图我们可以看到寄生电容无处不在。
不过需要了解的是即使寄生电容很多，但是如果你的电路设计对电容不十分敏感的时候，我们完全可以忽略它们。
但当电路的设计要求芯片速度很快的时候，或者频率很高时，这些寄生的电容就显得格外重要了。
一般来说，在一个模拟电路中，只要频率超过20MHz 以上，就必须对它们给予注意，否则，它有可能会毁掉你的整个芯片。
减少寄生电容可以从以下几个方面入手：(1)导线长度如果你被告知某个区域的寄生参数要小，最直接有效的方法就是尽量减小导线长度，因为导线长度小的话，与它相互作用而产生的电容例如金属或者衬底层的电容就会相应地减小，这个道理显而易见。
(2)金属层的选择另一种解决的办法则是你的金属层选择。
起主要作用的电容通常是导线与衬底之间的电容，图2则说明了衬底电容对芯片的影响。
Noisy Quiet图(2) 衬底电容产生的噪声影响如上所示，电路1和电路2都对地产生了一个衬底电容，衬底本身又有一个寄生电阻，这样一来电路1的噪声就通过衬底耦合到电路2上面，这是我们不希望看到的。
(设法使所有的噪声都远离衬底）因此我们改变一下金属层，通常情况下，最高金属层所形成的电容总是最小的。
CalibrexRC的使用
CalibrexRC的使⽤Calibre xRC 的使⽤1．版图中的寄⽣参数在使⽤Calibre xRC提取寄⽣参数之前，先介绍⼀下电路中的寄⽣参数。
⼀般来讲，寄⽣参数有寄⽣电阻、寄⽣电容、寄⽣电感等，其中寄⽣电阻和寄⽣电容对电路的影响最为明显。
在版图中，各导电层如铝线、多晶等及导电层之间的接触孔只要有电流通过就会有寄⽣电阻。
两层导电层之间会存在寄⽣电容，寄⽣电容⼀般可分为本征（intrinsic）和耦合（coupled）两种，本征电容是指导电层到衬底（substrate）的电容，它有两种类型，如图1中所⽰：＃1为intrinsic plate电容，＃4和＃5为intrinsic fringe电容；耦合电容是指导电层在不同⽹线之间的电容，图1中＃2、＃3和＃6就属于这种，其中＃2为nearbody 电容，＃3为crossover fringe电容，＃6为crossover plate电容。
图1 寄⽣电容模型电路中寄⽣参数的存在给电路的⼯作造成了⼀定的影响，寄⽣电阻的存在会影响到电路的功耗，寄⽣RC会影响电路中的信号完整性，等等。
所以在版图完成后，必须提取出版图中的寄⽣参数，将它们反标⼊逻辑电路中⼀起进⾏仿真，以此来检查版图设计的准确性。
2．Calibre xRC功能简介Calibre xRC提供了多种寄⽣参数提取解决⽅案。
它可以根据电路设计的不同要求来提取不同的寄⽣参数⽹表，针对全定制电路和模拟电路可以提取晶体管级（transistor level）的⽹表，针对⾃动布局布线产⽣的电路可以提取门级（gate level）⽹表，针对数模混合电路可以提取混合级（ADMS）的电路⽹表。
它还可以根据不同的电路分析要求进⾏提取，针对电路的功耗（Power）分析，只进⾏寄⽣电阻的提取，针对电路的噪声（Noise）分析⽽仅对寄⽣电容的提取，针对电路的时序（Timing）分析⽽提取相应的RC或RCC⽹表，针对电路的信号完整性（Signal Integrity）分析提取寄⽣RC或RCC⽹表。
寄生参数素材课件
目录 Contents
• 寄生参数概述 • 寄生电阻 • 寄生电容 • 寄生电感 • 寄生参数提取技术 • 寄生参数在电路设计中应用案例
01
寄生参数概述
定义与分类
定义
在电子电路中，除元件本身的电 阻、电容和电感等基本参数外， 还存在一些附加参数，称为寄生 参数。
分类
主要包括寄生电阻、寄生电容和 寄生电感等。
降低电路效率
寄生电感可能增加电路中的无功功率，降低电路 的工作效率。
减小寄生电感方法
1 2
优化布线
合理布局导线，减小导线长度和回路面积，降低 寄生电感。
使用低电感元件
选择引脚电感较小的电子元件，降低寄生电感的 影响。
3
采用多层板结构
利用多层板结构，将电源线和地线分别布置在不 同层，减小互感。
05
提高接触质量
优化导体之间的接触质量 ，如采用镀金、镀银等工 艺，降低接触电阻。
优化焊接工艺
改进元器件引脚的焊接工 艺，确保焊接质量良好， 降低引脚电阻。
03
寄生电容
寄生电容产生原因
导线之间电容
由于导线之间存在电场，导线之间会形成电容，即导线间寄生电 容。
元件引脚与地之间电容
元件引脚与地之间存在电场，形成引脚与地之间的寄生电容。
寄生参数影响
01
02
03
04
信号完整性
寄生参数可能导致信号失真、 衰减和噪声增加，影响信号完
整性。
电源完整性
寄生参数可能引起电源波动、 纹波和噪声，影响电源完整性
。
电磁兼容性
寄生参数可能产生电磁干扰（ EMI）和电磁兼容性（EMC）
问题。
电路性能
本科生课-集成电路版图设计-实验报告
西安邮电大学集成电路版图设计实验报告学号：XXX姓名：XX班级：微电子XX日期：20XX目录实验一、反相器电路的版图验证1)反相器电路2)反相器电路前仿真3)反相器电路版图说明4)反相器电路版图DRC验证5)反相器电路版图LVS验证6)反相器电路版图提取寄生参数7)反相器电路版图后仿真8)小结实验二、电阻负载共源放大器版图验证9)电阻负载共源放大器电路10)电阻负载共源放大器电路前仿真11)电阻负载共源放大器电路版图说明12)电阻负载共源放大器电路版图DRC验证13)电阻负载共源放大器电路版图LVS验证14)电阻负载共源放大器电路版图提取寄生参数15)电阻负载共源放大器电路版图后仿真16)小结实验一、反相器电路的版图验证1、反相器电路反相器电路由一个PMOS、NPOS管，输入输出端、地、电源端和SUB 端构成，其中VDD接PMOS管源端和衬底，地接NMOS管的漏端，输入端接两MOS管栅极，输出端接两MOS管漏端，SUB端单独引出，搭建好的反相器电路如图1所示。
图1 反相器原理图2、反相器电路前仿真通过工具栏的Design-Create Cellview-From Cellview将反相器电路转化为symbol，和schemetic保存在相同的cell中。
然后重新创建一个cell，插入之前创建好的反相器symbol，插入电感、电容、信号源、地等搭建一个前仿真电路，此处最好在输入输出网络上打上text，以便显示波形时方便观察，如图2所示。
图2 前仿真电路图反相器的输入端设置为方波信号，设置合适的高低电平、脉冲周期、上升时间、下降时间，将频率设置为参数变量F，选择瞬态分析，设置变量值为100KHZ，仿真时间为20u，然后进行仿真，如果仿真结果很密集而不清晰可以右键框选图形放大，如图3所示。
图3 前仿真结果3、反相器电路版图说明打开之前搭建好的反相器电路，通过Tools-Design Synthesis-Laout XL新建一个同cell目录下的Laout文件，在原理图上选中两个MOS管后在Laout中选择Create-Pick From Schematic从原理图中调入两个器件的版图模型。
集成电路版图设计调查报告
关于IC集成电路版图设计的调查报告IC版图设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程，简单来说，是将所设计的电路转化为图形描述格式，即设计工艺中所需要的各种掩模板，而掩模板上的几何图形包括如下几层：n阱、有源区、多晶硅、n+和p+注入、接触孔以及金属层。
一. 版图设计流程集成电路从60年代开始,经历了小规模集成,中规模集成,大规模集成,到目前的超大规模集成。
单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。
在整个设计过程中,版图(layout)设计或者称作物理设计(physical design)是其中重要的一环。
他是把每个原件的电路表示转换成集合表示,同时,元件间连接的线网也被转换成几何连线图形。
概括说来，对于复杂的版图设计,一般分成若干个子步骤进行:1.模块划分。
为了将处理问题的规模缩小,通常把整个电路划分成若干个模块。
版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。
2.布局布线。
布局图应该和功能框图或者电路图大体一致，然后根据各个模块的面积大小进行调整，接着完成模块间的互连,并进一步优化布线结果。
3.版图压缩。
压缩是布线完成后的优化处理过程，试图进一步减小芯片的占用面积。
4.版图检查。
版图检查主要包括三个部分：1. Design Rules Checker（DR C）。
DRC有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查，程序就会按照规则检查文件运行，发现错误时，会在错误的地方做出标记与解释。
2. Electrical Rules Checker（ERC），它是用来检查线路短路，线路开路以及floating结点。
ERC检查短路错误后，会将错误提示局限在最短的连接通路上。
3. Layout Versus Schematic（LVS），LVS比较IC版图和原理图，报告版图连接和原理图的不一致，并进行修改直到版图与电路图完全一致为止。
模拟集成电路的设计流程
模拟集成电路的设计流程一、需求分析与规格确定1. 应用场景：了解电路将用于何种设备，如手机、电脑、汽车电子等，以及这些设备对电路的特殊要求。
2. 性能指标：根据应用场景，确定电路的关键性能参数，如增益、带宽、功耗、线性度、噪声等。
3. 工作条件：明确电路的工作电压、温度范围、湿度、震动等环境条件。
4. 成本与尺寸：考虑电路的成本目标和封装尺寸，确保设计在商业上是可行的。
5. 制定规格书：将上述分析结果整理成详细的技术规格书，为后续设计工作提供依据。
二、电路架构设计与仿真在规格确定后，设计师开始进行电路架构的设计。
这一阶段，设计师需要运用专业知识，选择合适的电路拓扑，并进行初步的仿真验证。
1. 电路拓扑选择：根据规格书要求，选择合适的电路拓扑，如运算放大器、滤波器、稳压器等。
2. 元器件选型：根据电路拓扑，选取合适的晶体管、电阻、电容等元器件。
3. 原理图绘制：使用电路设计软件，绘制电路的原理图。
4. 参数调整与优化：通过仿真软件，对电路参数进行调整，以优化电路性能。
5. 仿真验证：进行直流分析、交流分析、瞬态分析等仿真，验证电路在不同工作条件下的性能是否符合规格要求。
三、版图布局与设计规则检查1. 版图绘制：根据原理图，绘制电路的版图，包括元器件布局、连线、焊盘等。
2. 设计规则检查（DRC）：确保版图设计符合制造工艺的设计规则，如线宽、线间距、寄生效应等。
3. 版图与原理图一致性检查（LVS）：通过软件工具，比较版图与原理图是否一致，确保没有设计错误。
4. 参数提取：从版图中提取寄生参数，为后续的版图后仿真做准备。
四、版图后仿真与优化版图设计完成后，需要进行版图后仿真，以验证实际制造出的电路性能。
1. 版图后仿真：利用提取的寄生参数，对版图进行后仿真，检查电路性能是否受到影响。
2. 性能优化：根据仿真结果，对版图进行必要的调整，以优化电路性能。
3. 设计迭代：如果仿真结果不理想，可能需要返回前面的步骤，对电路架构或版图进行重新设计。
完整3D IC寄生参数提取
ｈ ．．ｈ ．，＾…
…
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…
Ｉ Ｌ
一
封装
【 ｌ 】 国 集 成 电 路
Ｃ ｈｉ ｎａ Ｉ ｎｔ ｅｇ ｒ ａｔ ｅｄ Ｃｉ ｒ ｃｕｉ ｔ
４ 结 论
参考文献
白光 Ｌ Ｅ Ｄ封装 制程 中 ，荧光粉 的沉 降现象 显著
地 引起 产 品 Ｃ Ｉ Ｅ — Ｘ Ｙ坐标 漂 移 ．并导 致 光 色参 数变 化 因此 ， 住 闩光 Ｌ Ｅ Ｄ封装制 程 中 ， 利用沉 降理 论和 实验 总结 的 不同规 格 产品在 不同沉 降时 间下 Ｃ Ｉ Ｅ — Ｘ Ｙ 坐标漂移 、色温和显指等光 色参数 变化 的规 律 ， 应 用 于湿 测： ｌ 艺， 可 以提 前 预判 成晶 的 光色参 数 ， 对产
括硅过孑 Ｌ（ Ｔ Ｓ Ｖ） ， 即提取 Ｔ Ｓ Ｖ时 ， 芯片可作为用于 仿真建模 的器件或寄生模型。 但是我们真的可 以将芯片到芯片和芯片到焊球 的互连视为理想状况吗？有很多耦合交互可能会产
生影 响 ， 例 如微 凸块 ／ 柱形 寄 生效 应 、 微 凸块 到微 凸 块 的耦 合 寄生效 应 、凸块 与 芯 片顶端 布 线层 之 间 的 耦 合 ，甚 至是两 个 堆叠 芯 片 的顶 端 布线 层之 间 的耦
以单独提取接 口，然后将这些组件级的寄生效应与
子 电路 的芯 片级 寄生 效应 整合 在 一起 。 第 二种 ， 我 们 可 以提 取 “ ｉ ｎ ｃ ｏ ｎ ｔ ｅ ｘ ｔ ”的所 有 芯片 贴 装 ， 即在 了解 它
芯 片 。这 些 理 论 上 都 可 以实 现 ，但 需 要 大 量 关 于 Ｌ Ｖ Ｓ 规 则 编码 的专 业知识 。 对 于较 简 单 的 ３ Ｄ设 计 ，我 们 可 以避 免 这 种 费 力 的方法 。我们假 定 ， 在 理想 情况 下 ， 最重 要 的寄 生 效应 来 自单 个芯 片 寄生效 应 本身 ，并 且芯 片 之间 的 寄生 效应 是 可 以忽 略不计 的。在 这种 情况 下 ，假 设
capgen 寄生参数-概述说明以及解释
capgen 寄生参数-概述说明以及解释1.引言1.1 概述概述寄生参数（CapGen）是一种在电子系统设计中非常重要的概念。
它指的是由于设计或组装中的各种因素而引入的额外元件或电路的参数。
这些参数通常不可避免地出现在电路中，会对整个系统的性能产生潜在的影响。
因此，正确理解和考虑寄生参数是确保电路工作正常并提高系统性能的关键之一。
寄生参数可以包括电感、电容、电阻和导线等元件的额外参数。
它们可能是由于元器件之间的物理接触导致的，也可能是由于布线方式或封装工艺等因素引入的。
这些参数可能会导致电路的不稳定性、干扰或信号失真等问题，甚至影响整个系统的可靠性和性能。
在设计电路和系统时，我们需要充分考虑和评估这些寄生参数。
通过合理的布线和封装方式，可以减少不必要的干扰和失真。
此外，合理选择元器件和组件也是至关重要的，例如选择具有低寄生参数的元件，可以显著提高系统的性能。
然而，寄生参数并非完全可以消除。
相反，它们往往是电路中不可避免的一部分。
因此，理解和掌握如何分析和补偿寄生参数对于电子系统设计工程师来说至关重要。
只有通过深入研究和实践，我们才能更好地理解和应对寄生参数对系统性能的影响，并有效地提高电路和系统的可靠性和性能。
在接下来的部分中，我们将详细讨论寄生参数的定义和意义，以及影响寄生参数的因素。
通过深入理解这些内容，我们将能够更好地应对寄生参数带来的挑战，并为实际的电子系统设计提供有价值的指导。
1.2文章结构文章结构是指文章的组织框架和层次，它对于一个长文的撰写非常重要。
一个良好的文章结构可以使读者更容易理解文章的内容，并能够有条理地阅读整篇文章。
在本文中，我们将按照以下结构来撰写文章：1. 引言1.1 概述1.2 文章结构1.3 目的2. 正文2.1 寄生参数的定义和意义2.2 寄生参数的影响因素3. 结论3.1 寄生参数的应用价值3.2 未来研究方向在引言部分的概述中，我们将对寄生参数进行简要介绍，为读者提供一个对主题的整体认识。
集成电路版图设计技巧
集成电路版图设计技巧作者：成玉来源：《电子技术与软件工程》2018年第22期摘要随着信息科技的迅猛发展，集成电路在应用方面的普及度也在不断的增加，而芯片尺寸也呈现出不断缩小的趋势。
集成电路产品只有拥有更小的尺寸和更好的良率才能在市场竞争中脱颖而出，这就要求版图设计人员拥有更加专业的水平和更高的技能。
本文通过介绍版图设计的一般流程和验证方法，进一步分析和探讨了集成电路版图设计的技巧。
【关键词】集成电路版图设计技巧1 集成电路版图设计概述集成电路设计的流程通常包含系统设计，逻辑设计，电路设计，版图设计，以及之后的仿真。
版图设计在整个设计流程的最后阶段，它是将电路设计转换为物理版图的设计过程，它的主要内容是根据电路设计合理的规划布局和布线。
由于版图设计里面包含了整个芯片设计所有的逻辑信息和设计内容，也是芯片制造所依赖的数据基础。
因此，芯片产品性能稳定与否取决于版图设计的质量。
这就要求版图设计者必须对集成电路的制造工艺，电子元件的特性以及电路的工作原理有一定的了解。
还需要设计人员能够熟练的使用版图设计软件以提高工作效率。
设计者只有具备这些专业技术能力，才能设计出面积小而且性能稳定的芯片版图。
目前企业应用比较多的版图设计软件是Cadence。
它的设计功能比较强大，几乎涵盖了整个集成电路设计和验证所需的大部分功能，软件界面十分人性化，软件操作也十分稳定和方便。
2 集成电路版图设计流程2.1 与电路设计者进行有效的沟通首先，在版图设计开始之前，版图设计师需要跟电路设计师取得良好的沟通。
需要了解他对于工作进度的安排，以及对版图面积的要求。
知道哪些功能模块在电路中特别重要，哪些器件需要进行高度的匹配以及哪些模块之间可以就近摆放或者需要进行相应的隔离处理。
还包括要了解电路中哪些是大电流的部分，需要多大的线宽等等一系列版图设计的细节。
版图设计师只有在设计的初始阶段尽可能多的了解和熟悉版图设计中的要点和值得注意的事项，才能在整个芯片设计过程中更有针对性的进行优化以符合电路设计师的要求。
版图寄生参数提取技术的研究
4.学位论文李宁深亚微米集成电路互连RC网络约简算法分析2005
随着半导体工艺特征尺寸的迅速减小,电路的性能越来越多地取决于互连线而不是器件。互连寄生延迟将大大超过器件延迟而成为制约系统时钟频率的关键因素。就是说,大部分时钟周期将被消耗在数据传输过程当中,而不是像过去那样,是消耗在数据的运算和生成过程中。全局互连线的寄生效应仍将是制约电路性能的瓶颈。不断提高互连质量,准确快速分析互连寄生效应将始终是一个具有挑战性的重要课题。由于寄生参数对电路性能的影响十分重要,设计人员一般把寄生参数的分析分作两个阶段:寄生参数提取和寄生参数分析。寄生参数提取是指将版图中的互连线经过抽象形成寄生的电阻和电容器件,而寄生参数分析是指针对提取的RC电路进行模拟和运算,分析这些RC对电路的影响。经过寄生参数提取形成的电路网表在规模上远远大于没有经过寄生参数提取的网表,这对后续的RC分析效率带来了极大困难。寄生参数提取之后网表规模急剧增长的主要原因是:版图中的互连线长度较长,并且通过通孔连接到不同的布线层上,在参数提取时,对这类互连线要切割为许多小的线段形成多个寄生电阻,此外,由于耦合寄生电容的存在,寄生电容个数也很大。为了提高后续RC分析的效率,在寄生参数提取和寄生参数分析两个阶段之间往往需要加入一个RC约简的步骤。它的基本出发点是:在保持电路近似等价的前提下,通过一定的等价变换,大大减小寄生参数网表的规模。一般来说,RC约简后的网表规模会比约简前减少一个数量级以上。本文针对互连RC约简的技术难点,对经典的RC网络约简算法PACT算法改进计算环节提出了若干解决方法,明显提高了计算的精度与速度。采用了RCM预处理技术来对矩阵的变量重新编号,对经过RCM预处理的矩阵进行Cholesky分解,其分解结果的非零元素比不经过预处理分解的非零元素减少20%以上,大大提高了程序效率。提出一种十分简便的Lanczos计算方法,有效地解决稠密矩阵特征值分解的问题。采用了特殊的Lanczos初始向量设置方法,保证了恶性中断不会发生。克服了经典PACT算法的局限性,使之可以适用于实际应用的各种电路的网络约简,如纯电阻网络,纯电容网络,没有直流通路到端口的特殊电路等,从而提高了该算法的适用性。基于上述算法开发了互连RC网络约简软件ZeniRCR,通过大量来自VLSI实际版图算例的测试结果表明,ZeniRCR具有优越的性能和很强的竞争能力。
集成电路版图设计基础第五章：匹配
school of phye
basics of ic layout design
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匹配方法 之三：虚设器件 dummy device
• 当这些电阻被刻蚀的时候,位于中间的器件所处的环境肯定与两边 的不同,位于两边的器件所受的腐蚀会比中间的器件多一些,这一 点点的区别也许会对匹配产生非常不可预知的结果。 • 为了使上述电阻在加工上面也保持一致,最简单的办法就是在两边 分别放臵一个 “虚拟电阻”(“dummy resistor ”),而实际上它 们在电路连线上没有与其它任何器件连接,它们只是提供了一些所 谓的“靠垫”, 以避免在两端过度刻蚀。这就是虚拟器件, 保证所 有器件刻蚀一致。 dummy etch
real resistors
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匹配方法 之三：虚设器件 dummy device
• Ending elements have different boundary conditions than the inner elements => use dummy
• 之十三：掩模设计者不会心灵感应。
mask designer are not phychic.
• 之十四：注意临近的器件。
watch the neighbors.
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basics of ic layout design
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简单匹配 - matching single transistor
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匹配方法 之二：交叉法 interdigitating device
集成电路CAD实验报告
集成电路CAD实验报告姓名：席悦学号：2120503018 班级：微电子31班一、实验目的：通过设计一个简单的缓冲器的原理图到最终的版图，对Cadence的Composer，Analog Design Environment，Virtuoso，Assura等各大功能模块逐一了解，使学生掌握模拟集成电路设计的总体流程，为日后的学习、工作打下坚实的基础。
二、实验项目：1.缓冲器的设计：在配置好Cadence之后，进入Cadence的CIW界面。
为设计一个完整的缓冲器，首先需要设计一个反相器。
利用Cadence的电路编辑工具Composer-Schematic绘制如下图所示的inverter电路：之后利用此inverter Schematic 构建如下图所示的inverter Symbol：我们知道，一个Buffer是由两个Inverter组成，利用前边构建Inverter Schematic的方法，画出缓冲器Buffer的电路原理图：其中的反相器直接调用之前做好的Inverter的Symbol。
同样的，利用此缓冲器的原理图生成相应的缓冲器Symbol图：之后构建仿真电路，对所设计的Buffer电路进行电路仿真（ADE）。
仿真电路图如下：在仿真过程中，我们分别采用tt，ss，ff工艺角进行仿真，得到了如下的波形图和仿真数据：①tt工艺角：其相应数据参数为：Marker, /I5/V1, /OUT, /INM0: Y, 900mV, 900mV, 900mVx[0], 111.36ps, 778.31ps, 50psx[1], 5.1063ns ,5.9952ns, 5.05ns②ss工艺角：其相应数据参数为：Marker, /I5/V1, /OUT, /INM0: Y, 900mV, 900mV, 900mVx[0], 121.55ps, 927.99ps, 50psx[1], 5.1155ns, 6.1676ns, 5.05ns③ff工艺角：其相应数据参数为：Marker, /I5/V1, /OUT, /INM0: Y, 900mV, 900mV, 900mVx[0], 103.43ps, 653.72ps, 50psx[1], 5.0984ns, 5.8613ns, 5.05ns④分析总结：通过对不同工艺角的仿真，可以清晰的看到ss的上升延迟和下降延迟时间最长，而ff的上升延迟和下降延迟最短，而tt工艺角是上升延迟和下降延迟的典型值。
版图设计_复习题
1、什么是版图设计？版图设计的依据有那些？按照电路的要求和一定的工艺参数，设计出元件的图形,并进行排列互连，以设计出一套 供IC 制造工艺中使用的光刻掩膜版的图形，称为版图或工艺复合版图设计依据：一定功能的电路结构；一定的工艺规则；可制造性2简述采用标准单元技术的集成电路设计流程。
3比较接触孔（contact ）和通孔（via ）的异同。
接触孔特指最低层金属孔，用于将最低层金属和多晶硅或者扩散层连接起来。
而通孔则是指允许更高层金属进行相互连接的孔4什么是版图设计规则？解释 设计规则？采用这种设计规则的优点和缺点？考虑器件在正常工作条件下，根据实际工艺水平和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给他们的最小值，以防止掩模图形的断裂、连接和一些不良物理效应的出现。
λ设计规则：以无量纲的“λ”为单位表示所有的几何尺寸限制，把大多数尺寸约定为λ的倍数。
通常λ取栅长度L 的一半。
在这类规则中，每个被规定的尺寸之间，没有必然的比例关系。
这种方法的好处是各尺寸可相对独立地选择，可以把每个尺寸定得更合理，所以电路性能好，芯片尺寸小。
缺点是对于一个设计级别，就要有一整套数字，而不能按比例放大、缩小 5DRC 、ERC 、LVS 的意义。
DRC ：设计规则检查。
检查工艺设计，规则与补充规则。
ERC ：电气规则检查。
检查电气连接问题。
LVS ：版图电路图对比检查。
检查版图电路图的连接关系是否一致。
对于标准单元设计EDA 系统而言，标准单元库应包含哪三个方面的内容？分别在设计流程的哪一步使用？6什么是ESD ？请画出双二极管的ESD 保护电路。
Electrostatic discharge 静电放电转换拓扑图为掩模版版图逻辑模拟、时序模拟功能定义与说明用户设计逻辑图逻辑图输入布局、布线提取布线寄生参数逻辑模拟、时序模拟芯片制造生成测试向量单元逻辑符号库单元电路功能库单元版图库工艺、电学参数单元拓扑库设计者或高级综合设计系统标准单元设计系统生产厂家7输入I/O PAD的主要作用是什么？输出I/O PAD的主要作用有哪些？输入单元的结构主要是输入保护电路使集成电路内部得到一个稳定有效的信号，阻止外部干扰信号进入内部逻辑。
基于各种快速Spice仿真器的Post-Layout寄生效应验证
基于各种快速Spice仿真器的Post-Layout寄生效应验证孙肖林【摘要】现在的深亚微米工艺使用复杂的多层金属结构与先进电介质材料,随着工艺的进步,集成电路的器件尺寸越来越小,金属互连线做得越来越细,金属互连产生的寄生效应对电路性能的影响也越来越明显,各种各样的问题譬如由耦合电容产生了串扰噪声和延迟,IR drop引起的电压降,高电流密度引起的电迁移效应,以及混合信号设计中DC-path泄漏已经成为非常普遍的问题.对于整个芯片,在post-layout 仿真时加上提取的寄生参数,有助于在设计中精确地分析每个寄生效应.快速Spice 仿真器具有大的数据处理的容量和高的处理效率,因此这种仿真流程在设计中已经被广泛地应用.讨论如何在各种模式的仿真器(如UltraSim,NanoSim和HSIM)中选择合适的仿真器来进行post-layout仿真,以及不同的选择会有什么样不同的结果,另外还将对一些post-layout仿真结果进行分析.【期刊名称】《现代电子技术》【年(卷),期】2007(030)022【总页数】3页(P69-71)【关键词】快速Spice仿真器;串扰;IR drop电迁移效应;DC-path泄漏【作者】孙肖林【作者单位】东南大学IC学院,江苏,南京,210096【正文语种】中文【中图分类】TN41;TP331 引言器件的几何尺寸缩小到深亚微米，使得越来越复杂的数字式处理器、存储器和高性能的模拟信号/混合信号功能模块集成在一快芯片，形成数模混合的系统芯片(SoC)。
无线应用产品譬如手机和无线区域网不断地给SoC提出新的要求，无线通讯市场的发展急需一种高容量仿真器来处理一些复杂的设计，例如RF电路或MS(混合信号)电路。
传统Spice类电路仿真器,会建立一个专门的算法来模拟电路，精度较高，但是仿真速度太慢，以至于不能仿真一个完整的电路譬如RF PLL或 ADC/DAC。
想要加速仿真，仿真器必须有一种合理的算法来恰当地分割数据，以支持多种电路模型，不管是复杂模型还是简单模型都可以根据精度需求灵活设置。
清华大学李福乐老师_集成电路设计_SAR ADC
集成电路设计方法三、电路设计-SAR ADC李福乐清华大学微电子所提纲•引言•DAC设计–DAC类型–CDAC分段结构–CDAC电容失配与校准•比较器设计–比较器类型–比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验SAR ADC Principle •以D/A来实现A/D, 逐次逼近•需要N次D/A和比较实现1次N位A/D转换•精度主要由DAC决定•无运放，低电压、低功耗•深亚微米CMOS工艺下很有发展潜艺下很有发展潜力的结构•超低功耗，高速转换是研究热点–异步时序控制可实现性能8~16 bitTime‐interleavedxk~ x00M S/s9‐b, 50MS/s, 65fJ/conv.9‐b, 40MS/s, 54fJ/conv.10‐ 10MS/s, 11fJ/conv.0b,0MS/s,fJ/conv.No Time‐interleaved!SAR的功耗优势实际上在中低分辨率上异步SAR结构主要N i t 的速度已逼近Pipeline结构Nyquist结构ADC的比较Ref: Shuo‐Wei Michael Chen. JSSC 2006.12提纲•引言•DAC设计–DAC类型–CDAC分段结构–CDAC电容失配与校准•比较器设计–比较器类型–比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验DAC topologies二进制电流型电压型电压改进型电流型R2R阻容混合型电荷型匹配好；低功耗单转差方案1单转差方案¾电荷型DAC特点：¾集成T/H 电路¾与输入相连的开关较多¾输入电容较大¾采用分段结构可减少电容数目¾电容大小是精度与面积功耗的权衡，可通过mento ‐carlo 仿真确定¾对高精度转换，输入开关键点底板采样关Ron 线性须保证bootstrap ！¾高位电容可采用单元温度码控制，以减小输入端毛刺，避免电荷泄漏；以及确保单调性¾高位电容可采用DEM 技术进一步提高精度¾版图关键点：t t¾DAC output整体电路Ref: 叶亚飞实践课汇报PPT一个8bit SAR ADC整体结构与信号关系顶板采样10提纲•引言•DAC设计–DAC类型–CDAC分段结构–CDAC电容失配与校准•比较器设计–比较器类型–比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验典型的两段分段电容结构X dV u a C 2)11u C kC 幅度VR的阶跃，其对DAC输出Vo的改变量分别为其中：Lt C X +保持正确权重，确保ADC线性=LL u k k C ⋅−=2别为：确保ADC线性，必须有：(a C C k +L Lt k C 2由以上公式可见，要令输入kC结论：1ADC的增益误差只取决于总采样电容与接到参考的总电容之比，MSB段接地的Cd1或寄生不会改变增益误差；2MSB段增加Cd1=kCu Cd1Cd1kC段不参与输入采样，降低ADC输入电容，且不会导致增益误差C 这里：①和②点的权重误差：dV dV =(Lt C C +根据前面的线性化设计结果有：在实际设计中，通常有：LtC <<<<在实际设计中常有为电容上极板寄生电容值与电容本身值之比寄生电容设计考虑•LSB段的寄生Cp2带来权重误差，导致非线性S C2带来权重误差导致非线性–权重误差比例固定为β，因此降低LSB端位数L，可降低非线性–LSB段所用电容、Ca，采用上极板共接•的上下极板间寄生Cp3直接影响权重，导致非线Ca直接影响权重导致非线性–版图布线要特别注意最小化Cp3•MSB段的寄生Cp1不会带来非线性问题和ADC增益误差，但作为DAC时，会带来约Cp1/CMt的增益误差但作为时会带来约p/的增–MSB段所有电容，采用上极板共接，此为底板采样需要better?Which is•从噪声和匹配考虑，MSB段的电容不能太小从声和考虑可取–k>1•从优化电容面积考虑，可采用多段结构–对于中低分辨率ADC，优化面积和输入电容C优化面积和输入电容–对于失配，可采用校准技术提纲•引言•DAC设计–DAC类型–CDAC分段结构–CDAC电容失配与校准•比较器设计–比较器类型–比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验由此可计算出元件匹配要求然后根()Nuu E E 221ασ≤由此可计算出元件匹配要求，然后根据工艺参数可确定元件尺度10%50%977%97.7%Ref: Anne Van Den Bosch, …, “An Accurate Statistical Yield Model for CMOS Current ‐Steering D/A Converters”, 2001电容取值：蒙特卡洛仿真法除了计算之外还可对除了计算之外，还可对SAR 结构建模，采用蒙特卡洛仿真法来设计电容尺度根据工艺厂商系统级模型提供的数据设定容值和失配Mento ‐Carlo 分析调整10u*10u: 0.11%若由噪声决定：满足要求？容值N10u*10u 的分析结果满足12bit 要求分段结构设计对于分段结构：1分段结构与CDAC 非线性）从匹配角度，分段结构不能降低电容值2）从噪声角度，分段结构也不能降低电容值3）分段结构可提高最小单元电容值，使其免受工单元电容值，使其免受艺最小尺度的限制4）若指标不受失配限制，分段结构可降低总电容值和ADC 输入电容（中低分辨率or 采用校准）Ref: Stefan Haenzsche, etc. “Modelling of Capacitor Mismatch and Non ‐Linearity Effects in …”, MIXDES 2010分段结构电容设计：可按照不分段的方法先设计Csample 值，而后截取高M 位为段选择合适的设计MSB 段，选择合适的Cu, k ，设计Ca 和LSB 段电容电容失配校准PrinciplelOffsetMeas.MeaslinearityMeasMeas.Ref: Y. Kuramochi, et, al. A 0.05‐mm2 110‐uW10‐b Self‐Calibrating Successive ApproximationADC Core in018um CMOS ASSC20070.18‐ CMOS,分段结构结合校准技术带来电容缩小Main DAC+CAL_DAC校准模式与转换模式Calibration Mode Conversion Model b d dRef: Y. Kuramochi, ASSC 2007非线性效应实际电容表达式：()()()⎥⎥⎦⎤⎢⎢⎣⎡−+−+=22101nom nom V V V V C V C αα电容电压系数致使电容值与输入电压有关，导致ADC 全局渐变的非线性，影响INL ；通常对12bit 以上分辨率的需要考虑电容电压系ADC ，需要考虑电容电压系数的影响差分结构不受1影响会好a1影响，会好一些MOM 电容？提纲•引言•DAC设计–DAC类型–CDAC分段结构–CDAC电容失配与校准•比较器设计–比较器类型–比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验Requirements On Comparator?amp amp amp amp 1234•High Speed–Offset 不影响总体线性度，但考虑到Latch 尺寸小，但导致offset 分布扩大–前置放大器的带宽；Latch 的速度•Low offset–影体线性度但考虑到转换精度，以及latch 迟滞效应、噪声和分辨力，其前置放大器增益需足够放大器级数要根据延时、增益、功耗来权衡选择Ref: JOEYDOERNBERG 前置放大器的增益–Offset Cancellation•Low Noise–主要是第一级放大器DOERNBERG, JSSC 1989主要是第级放大器amp1(1/f, thermal noise)•Low kickback noise–Latch 设计要合理(for example: Cascode, cap at input)–(especially at latch on ‐to ‐off)时序设计控制(p y )•Low Power–比较器是构成SAR ADC 功耗的主要单元Trade ‐offM1M2M1采用交叉耦合构成负阻，用于提高增益：Av=gmi/(gm2‐gm1)W2>W1W2W1：放大器W2<W1：带迟滞效应的比较器缺点：有静态功耗！问题：如何优化Latch的速度？？？低功耗动态比较器预放大器增益~ 2，电流1mA PMOS 负载工作在线性区输出共模逼近VDD ，这样latch 比较时会更快速度快：<100ps for 65nm LL processp Ref: Chun C. Lee, A SAR ‐Assisted Two ‐Stage Pipeline ADC. JSSC 2011.4Latch 无静态功耗动态pre ‐amp + ，无静态功耗~100ps for 90nmRef: 17.7 ISSCC2007Ref: 12.4 ISSCC2008提纲•引言•DAC设计–DAC类型–CDAC分段结构–CDAC电容失配与校准•比较器设计–比较器类型–比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验cancellationComparator offset calibration在preamp输出加入电流可以矫正offset，但同时引入寄生，会降低速度；yield冗余设计也是提高y的办法Ref: S. Park, et, al. A 4GS/s 4b flash ADCin 0.18um CMOS. ISSCC 2006通过衬偏效应来调整输入管VT，以此来校准offsetRef:Alpman, Erkan. A 7‐BIT 2.5GS/sec TIME‐INTERLEAVEDC‐2C SAR ADC FOR 60GHz MULTI‐BAND OFDM‐BASEDRECEIVERS. PHD ThesisComparator offset calibration在动态比较器中，通过调整输入差分对或差分对负载来校准offsetRef: Masaya Miyahara, etc. A Low ‐Noise Self ‐Calibrating Dynamic Comparator for high ‐speed ADCs或通过调整输出点的差a)调整输入分负载电容来校准offset可编程电容阵列差分对b))调整差分负载Ref: 13.5 ISSCC2007Ref: Chi ‐Hang Chan, etc. ASSCC 2011 9‐4Comparator noisepre ‐amp + Latch:静态p p 输入等效噪声可按照传统的放大器噪声分析方法来进行，即先各管产生的声在输先对各导通管产生的噪声在输出节点功率求和，然后再除以增益平方来求得输入等效噪声222222w +⎞⎛总输出噪声电流密度：()141312131211di di w di di di o +⎟⎟⎠⎜⎜⎝⋅+=di r di v 222211⋅=⋅⋅⋅=π总输出噪声电压：o o o no C g C r 422πtCLKΔV动态pre ‐amp ：增益和输出噪声与积分m tg 1=的增益：C A 时刻tTime ‐Domain noise analysis model基本RC 并联电路的时域噪声分析假设：①R 为无噪声电阻②in 为高斯分布噪声电路，其等效噪声电阻为Rn T 0时均值的高斯变量方差为③T=0时，vc 为0均值的高斯变量，方差为σ0那么，在时刻t 时，vc 仍为0均值高斯变量，且其方差为：dfR kT di nn42=()RCt RC t n t e e CR kTR 220221−−+−=σσt<<RC 的情况下，上式可简化为：f l l f 在情况式简化为Ref: Pierluigi Nuzzo, Noise Analysis ofLowz降低输入过驱动Vov1 z降低输入共模z延长有效积分时间tdLow noise dynamic comparator增加了：增加了：Co1, td, gm2gm1, td,A2第二级通过M6,M7向ti+, ti ‐放电，M1M2两级动态结构：在第一级增益不够高的情况下，增加第二级增益也能有效地降低噪声噪声Vni(σ)的对比（比对的两者具有相同的size ）21mV 066mV 延长了M1,M2饱和区工作时间td ；第一级差分电流通过M6,M7，带来第二级的电压增益A2增加第二级增益，也能有效地降低噪声2.1mV 0.66mV0.41mV0.2mV @ΔSTR=60psRef: Chi ‐Hang Chan, etc. ASSCC 2011 9‐4。
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版图设计中的寄生参数分析
1．引言
正如我们了解的，工艺层是芯片设计的重要组成部分。
一层金属搭在另一层金属上面，一个晶体管靠近另一个晶体管放置，而且这些晶体管全部都是在衬底上制作的。
只要在工艺制造中引入了两种不同的工艺层，就会产生相应的寄生器件，这些寄生器件广泛地分布在芯片各处，更糟糕的是我们无法摆脱它们。
寄生器件是我们非常不希望出现的，它会降低电路的速度，改变频率响应或者一些意想不到的事情发生。
既然寄生是无法避免的，那么电路设计者就要充分将这些因素考虑进去，尽量留一些余量以便把寄生参数带来的影响降至最低。
2．寄生参数的种类
寄生参数主要包括了电容寄生、电阻寄生，和电感寄生。
2．1 寄生电容
图1所呈现的是在不同金属层之间以及它们与衬底之间产生的电容情况：
图(1) 无处不在的寄生电容
由上图我们可以看到寄生电容无处不在。
不过需要了解的是即使寄生电容很多，但是如果你的电路设计对电容不十分敏感的时候，我们完全可以忽略它们。
但当电路的设计要求芯片速度很快的时候，或者频率很高时，这些寄生的电容就显得格外重要了。
一般来说，在一个模拟电路中，只要频率超过20MHz 以上，就必须对它们给予注意，否则，它有可能会毁掉你的整个芯片。
减少寄生电容可以从以下几个方面入手：
(1)导线长度
如果你被告知某个区域的寄生参数要小，最直接有效的方法就是尽量减小导线长度，因为导线长度小的话，与它相互作用而产生的电容例如金属或者衬底层的电容就会相应地减小，这个道理显而易见。
(2)金属层的选择
另一种解决的办法则是你的金属层选择。
起主要作用的电容通常是导线与衬底之间的电容，图2则说明了衬底电容对芯片的影响。
Noisy Quiet
图(2) 衬底电容产生的噪声影响
如上所示，电路1和电路2都对地产生了一个衬底电容，衬底本身又有一个寄生电阻，这样一来电路1
的噪声就通过衬底耦合到电路2上面，这是我们不希望看到的。
(设法使所有的噪声都远离衬底）因此我们改变一下金属层，通常情况下，最高金属层所形成的电容总是最小的。
电容大小与平板的间距成反比，一点距离的变化就能引起很大的差别。
另外值得注意的是并不是所有工艺的最高层金属与衬底产生的寄生电容都最小，它还与金属层的宽度等其它因素有关。
有些工艺中或许是M2对地的电容要比M4的对地电容大，所以我们不能只凭直觉来判断，一定要通过具体的计算来确认。
(3)金属叠加
在某些电路的上面布金属线，这是在数字自动布局布线中经常会遇到的情况。
各层金属相互交叠，所以在反相器、触发器等都存在寄生电容。
如果不加以干预的话，只是由布线器来操作，那么就有可能毁了你的芯片。
在模拟电路版图设计中，我们经常会人为的将敏感信号隔离开来，尽量避免在敏感电路上面走线，而只是将金属线走在电路之间，这样寄生的参数就小一些且相对容易控制。
2．2 寄生电阻
寄生参数中另一个比较麻烦的要数寄生电阻了。
翻开工艺手册，我们经常能看到每层金属线能够承载的电流。
通过这个参数我们可以计算所需要的金属层宽度。
例如，有一根信号线需要承载1毫安的电流，而工艺手册注明每微米可以走0.5毫安的电流，那么这根金属层的宽度至少要2微米，如图3所示。
下面我们来计算一下这根导线因为寄生电阻而产生的IR压降。
导线的方块电阻Rsqu是0.05Ω，R=Rsqu L/W，V=IR 所以计算得知电压为50毫伏。
它对于一个电压非常敏感的电路来讲就会有很大的影响。
如果这条导线的压降不能超过10毫伏，显然这个设计就是失败的。
所以这就意味着我们必须将导线宽度增加5倍才能满足这一要求。
为了降低寄生电阻，就需要确保使用最厚的金属层。
正如我们了解的，一般情况下，最厚的金属线具有最低的方块电阻。
如果遇到相同的金属层厚度，也可以将这几条金属重叠形成并联结构，大大降低了电阻。
因此，并联布线是降低大电流路径电阻的有效方法，而且还能节省一定的面积。
如图3所示。
图(3) 金属并联结构降低电阻
2．3 寄生电感
当你的电路是在一个真正的高频的情况下工作时，导线也开始存在了电感效应。
解决寄生电感的方法就是试着去模拟它，把它当成电路中的一部分。
首先你需要尽早的完成你的布局，好让电路设计者较早的看到导线究竟能有多长，然后估计出可能引起的电感。
版图设计过程中尤其注意不要因为电感耦合而影响其它部分。
2．4 器件的寄生参数
器件本身就具有寄生参数
CMOS晶体管的例子
（1）
当源或漏上的电压发生变化时，阱电容会使这一变化变慢。
当有一个电压加到栅上时，栅电容会使它变慢。
多晶硅栅的串联电阻与栅电容一起形成了一个RC时间常数，它使器件进一步变慢。
几乎器件的每一个部分都有某种电容以某种方式使器件的操作变慢。
减少CMOS器件寄生参数的技术就是减少栅的串联电阻。
任何其它在内的寄生参数是没有办法改变的。
如果我们降低了多晶硅栅的串联电阻，就降低了RC时间常数，从而改善了器件的速度。
我们可以通过把多晶硅栅分成多个“指状“结构，然后用导线将它们并联起来以降低电阻。
例如把器件分为两个就可以把RC时间常数降低4倍。
通过分成多个器件以及源漏共享可以大大减小CMOS晶体管上的寄生参数影响。
（2） 双极型晶体管的例子
在双极晶体管中，集电极从注入的N区直接向下到衬底也存在寄生电容。
需要明白的是，对于双极晶体管器件来说，我们几乎没有什么手段加以改进。
不过，由于事先我们已经对器件进行了精确的测量并建立了模型，所以当电路设计者在进行设计的时候已经把这些因素都考虑进去了。
需要了解的是两个晶体管相互靠近时会对电路不利。
如图5所示，两个双极器件的集电极靠近放置，集电极和衬底之间不可避免地存在着寄生电容，而衬底本身也存在着寄生电阻将两个双极器件连接起来。
采用全定制技术可以把器件做得小一些。
通常是把一些较小的器件做成一个大的器件，将它们放在同一个阱里面，减少对衬底的寄生电容。
例如你有许多并联的双极型晶体管而不是许多单个的晶体管需要布线，可以考虑把它们的集电极合成一个。
图(5) 两个Bipolar 器件的寄生参数
闩锁效应就是由于器件寄生而产生的典型电路，我们不妨分析一下它的产生原因以及如何更好地采
取措施防范它的发生。
图(6) b PN 结的截面图
图(6) a CMOS 对图(6) c PN 结电路图
当两个MOS 晶体管被制造的时候形成两个寄生双极型晶体管：
一个平行的NPN 和一个垂直的PNP 。
在正常情况下，结构中的PN 结应为反向偏置。
然而，如果两个双极型晶体管因某种原因工作在放大区，电路会出现很多的正反馈，引起两个双极型晶体管传导剧烈。
我们来假设晶体管都是有源的而且NPN 晶体管的基极电流因某种原因增加了I ，那么NPN 晶体管的集电极电流则增加了βI ，如果R2被忽略，这个电流又由PNP 晶体管的基极流入。
结果，PNP 晶体管集电极电流增加到βnpnβpnpI,最后，如果R1被忽略，这个电流流回NPN 晶体管的基极。
这个分析说明电路
产生一个与开始的扰动同向的增长电流，因此反馈是正向的。
在这种情况下，在电源和地之间就产生了巨大的电流通过，一直到电源关闭或者电路烧毁。
预防闩锁效应的方法：
（1）使用Guard ring ：一方面可以降低Rwell和Rsub的阻值，另一方面可以阻止载子到达BJT的基极。
（2）Substrate contact和well contact应该尽量靠近source,并且Substrate contact和well contact的孔间距都应该尽量小，以降低Rwell和Rsub的阻值。
（3）使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos和nmos之间，以降低引发闩锁效应的可能。