数字逻辑与数字系统设计第四章 作业及参考答案
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4-5 图4-105所示是用CMOS 边沿触发器和或非门组成的脉冲分频器。试画出在一系列CP 脉冲作用下Q 1、Q 2和F 的输出电压波形。设触发器的初始状态皆为0。
（a ） 2同步电路 （b ）异步电路 图4-105 习题4-5图
解：(a) n n Q Q 21+1= n n Q Q 11+2= n Q CD 12= n Q CP F 11+= (b) CP CP CP ==21 n n Q Q D D 2121+== n n Q Q F 212+=
4-7 试分析图4-106所示时序逻辑电路的逻辑功能，写出电路的驱动方程，状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
图4-106
解：（1）电路的驱动方程：21Q X D = 212Q Q X D ∙=
（2）电路状态方程：2111Q X D Q n ==+ 21212Q Q X D Q n ∙==+
（3）电路输出方程：21Q Q X F = （4）列出状态转换真值表
（5）画出状态转换图
（6）由状态转换图可知，该电路可实现自启动功能。
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4-10 已知时序电路4-109所示。试分析该电路在C=1和C=0时电路逻辑功能。
解：（1）由图5-27列出驱动方程和状态方程
100==K J n
n
Q C CQ K J 0011+== n
n
n
n
Q Q C Q CQ K J 101022+==
C=1时，实现加法计数：
100==K J n
Q K J 011== n
n
Q Q K J 1022==
n n Q Q 01
=+ n n n n n Q Q Q Q Q 10101
1
+=+ n
n n n n n n Q Q Q Q Q Q Q 2102101
2
+=+
C=0时，实现减法计数：
100==K J n
Q K J 011== n
n
Q Q K J 1022==
n
n Q Q 0
1
=+n
n n n n Q Q Q Q Q 1
0101
1
+=+
n
n
n
n
n
n
n
n
n
n
n
n
n Q Q Q Q Q Q Q Q Q Q Q Q Q 2102102102101
2
)(++=+=+
（2）根据状态列状态转换表如下
（3）分析逻辑功能
由状态转换表可知，该电路为同步二进制可逆计数器。C ＝1时，实现加法计数器；C=0时，实现减法计数器。根据上述公式计算得加法计数状态（C ＝1）和减法计算状态（C ＝0）转换表，如表2所示。
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4-13 用D 触发器和门电路设计1个同步十一进制加法计数器，并检查设计的电路能否自启动。 解：（1）根据n n M 221≤<-同步11进制计数器需选4个D 触发器，其状态转换图如图4所示：
图4
（2）根据状态转换图列出次态卡诺图：
（3）根据次态卡诺图得到状态方程： 由Q 4的卡诺图得： n
n n n n n Q Q Q Q Q Q 123241
4
+=+
2n
n
n
n
n
n Q Q Q Q Q Q 124211
2
+=+
由Q 3的卡诺图得：
n
n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q 3
1231123231
3
)(⊕=++=+
由Q 1的卡诺图得：
n
n
n
n
n Q Q Q Q Q 14211
1
+=+
由F 的卡诺图得：
n
n
Q Q F 42=
（4）根据D 触发器的特征方程得出驱动方程：
1
4
4+=n Q D ，133+=n Q D ，122+=n Q D ，111+=n Q D
（5）根据驱动方程画出逻辑电路如图5所示。
图5 十一进制计数器电路图
（6）验证设计的正确性：
将0000作为初状态，代入状态方程中依次计算次态值如下表所列。
（7）检查自启动功能：由上表可得电路能进入有效循环态，因此能自启动。
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4-19 图4-114所示电路是由两片同步十进制计数器74160组成的计数器，试分析是多少进制计数器，两片之间是几进制。
图4-114
解：U1构成M=10（0～9）的十进制计数器，U2和非门构成M＝9（1～9）计数器，U1、U2共用一个时钟CP，U1的进位输出与U2的计数使能端ENP和ENT连接在一起；因此，当U1输入第9个脉冲时，U1的进位RCO输出为1，第10个脉冲到来时，U2计数值加1，U1复位为0。当计数输出等于90时，下一个脉冲到来时U1、U2的输出均为0001，其中U1属于自然计数从0～1，U2则是进位RCO输出经过非门反相产生置数有效电平加至LOAD端，使输入端预置的0001送至输出端。因此该计数器的计数范围为11～90，即该计数器属于M = 80的计数器。