改进的抽取滤波器设计
改进型CIC抽取滤波器的FPGA实现
改进型CIC抽取滤波器的FPGA实现谢海霞;赵欣【摘要】In order to reduce the data rate and power consumption of the previously-designed CIC decimation filter,the FPGA-based realization process of the improved CIC decimation filter is studied,the hardware implementation structure of the CIC decimation filter is optimized,and FPGA is used to design the decimation filter.The hardware implementation structure and bit wide of CIC decimation filter are analyzed.The filter structure is decimated through Hogenauer to get the CIC hardware implementation structure whose decimation rate is 16 and decimation degree is 6.The structure is transformed into four cascaded CIC decimation filters implemented with FPGA,which can reduce the data rate and improve the data bit wide.In the implementation process of CIC decimation filter with FPGA,the highest bit wide required by the register while it is operating is analyzed to avoid the data overflow problem.The experimental result shows that the modified CIC decimation filter is effective,and can reduce the data rate and system power consumption.%为了解决以往设计的CIC抽取滤波器存在的数据速率高以及功耗高的问题,研究了改进型CIC抽取滤波器的FPGA实现过程,优化CIC抽取滤波器硬件实现结构,采用FPGA实现抽取滤波器的设计.分析CIC抽取滤波器的硬件实现结构和位宽,通过Hogenauer抽取滤波器结构,得到6级16抽取的CIC硬件实现结构,将该结构变换成4个CIC抽取滤波器的级联式FPGA实现,逐级降低数据速率,提升数据位宽.以FPGA实现CIC抽取滤波器过程中,分析了其运算时寄存器所需的最高位宽,避免产生数据溢出问题.实验结果表明,所设计的改进型CIC抽取滤波器是有效的,可降低数据速率和系统功耗.【期刊名称】《现代电子技术》【年(卷),期】2017(040)016【总页数】3页(P148-150)【关键词】Hogenauer;CIC抽取滤波器;数据速率;FPGA【作者】谢海霞;赵欣【作者单位】海南热带海洋学院,海南三亚572022;海南热带海洋学院,海南三亚572022【正文语种】中文【中图分类】TN713-34;TP368.1地震检波器是地震数据采集系统的核心部件，其可检测到微弱信号，具有较高的探测性能。
一种改进型CIC抽取滤波器的实现方法
电子设计工程 Electronic Design Engineering
2018 年 7 月 Jul. 2018
一种改进型 CIC 抽取滤波器的实现方法
谢海霞，孙志雄
（海南热带海洋学院 电子通信工程学院，海南 三亚 572022）
摘要：针对传统 CIC 抽取滤波器处理宽带信号时，阻带衰减满足要求，通带衰减过大的问题，提出
了一种改进 CIC 抽取器的设计方法；在分级抽取滤波器的基础上用锐化技术改善滤波器通阻带衰
减，采用内插二阶多项补偿函数对通带进行额外补偿，使带内更平坦，并利用多相分解的方法降低
了抽取滤波器采样率；仿真验证了改进型滤波器具有更好的通、阻带特性。最后在 FPGA 上实现这
个改进型 CIC 滤波器的设计，并进行了时序仿真和综合验证。
关键词：CIC 抽取滤波器；内插二阶多项式；多相分解；FPGA
中图分类号：TN911.72
文献标识码：A
文章编号：1674-6236（2018）14-0162-05
An implementation method of improved CIC decimation filter
XIE Hai⁃xia，SUN Zhi⁃xiong （School of Electronic Communication Engineering，Tropical Ocean University of Hainan，Sanya
谢海霞，等 一种改进型 CIC 抽取滤波器的实现方法
CIC 的 过 渡 带 的 衰 减 性 能 不 是 很 好 ，所 以 实 际 应 用
中，通常是由多个单级 CIC 滤波器级联方法来加大
过渡带和阻带的衰减。多级传输函||
高频数字抽取滤波器的设计
耗， 第二 级 采用传 统 结构 。 Ｃ Ｉ Ｃ补偿 滤 波器使 信号 通 带平坦 ， 半 带滤 波 器满足 了阻 带的衰减要 求 。 为 了验 证 数 字 滤 波 器 的性 能 ， 搭 建 了 四 阶 前 馈 一 反 馈 结 构 △ 调 制 器 ， 作 为数 字抽 取 滤 波 器 的输入 ， 最终在 输 入 信 号频 率 为 ０ ． ５ ＭＨ ｚ
ｓ ｔ ｒ ｕ ｃ ｔ ｕ ｒ ｅ ｏ ｆ ｔ ｗｏ ｓ ｔ ａ ｇ ｅ ｓ ｆ ｏ ｒ ｏ ｐ ｅ ｒ ａ ｔ ｉ ｎ ｇ ｉ ｎ ｈ ｉ ｇ ｈ￣ ｅ ｑ ｕ ｅ ｎ ｃ ｙ ．１ １ １ ｅ ｉ ｆ ｓｔ ｒ ｓ ｔ ａ ｇ ｅ ａ ｄ ｏ ｐ ｔ ｓ ｐ ｏ ｌ ｙ ｐ ｈ ａ ｓ ｅ ｄ ｅ ｃ ｏ ｍｐ ｏ ｓ ｉ ｔ ｉ ｏ ｎ ｔ ｏ ｄ ｅ ｃ ｒ ｅ ａ ｓ ｅ ｔ ｈ ｅ ｏ ｐ ｅ ｒ ａ ｔ ｉ ｎ ｇ ｆ ｒ ｅ ・
ｑ ｕ ｅ ｎ ｃ ｙ Ｓ Ｏ ｔ ｈ ａ ｔ ｔ ｈ ｅ ｐ ｏ ｗｅ ｒ ｃ ｏ ｎ ｓ ｕ ｍｐ ｔ ｉ ｏ ｎ ｃ ａ ｎ ｂ ｅ ｒ ｅ ｄ ｕ ｃ ｅ ｄ ｓ ｉ ｇ ｎ ｉ ｉ ｆ ｃ ａ ｎ ｔ ｌ ｙ ．ａ ｎ ｄ ｔ ｈ ｅ ｓ ｅ ｃ ｏ ｎ ｄ ｓ ｔ ａ ｇ ｅ ｕ ｓ ｅ ｓ ｔ ｒ ａ ｄ ｉ ｔ ｉ ｏ ｎ ａ ｌ ｓ ｔ ｕｃ ｒ ｔ ｕ ｒ ｅ．Ｔ ｈ ｅ Ｃ Ｉ Ｃ ｅ ｏ ｍ— ｐ ｅ ｎ ｓ ａ ｔ ｉ ｏ ｎ ｐ ａ ｒ ｔ ａ ｃ ｈ ｉ ｅ ｖ ｅ ｓ ａ ｌ ｆ ａ ｔ ｐ ａ ｓ ｓ ｂ ａ ｎ ｄ ａ ｎ ｄ ｔ ｈ ｅ ｈ ａ ｌ ｆ －ｂ ａ ｎ ｄ ｆ ｉ ｌ ｔ ｅ ｒ ｍｅ ｅ ｔ ｓ ｔ ｈ ｅ ｄ ｅ ｍａ ｎ ｄ ｏ ｆ ｓ ｔ ｏ ｐ ｂ ａ ｎ ｄ ａ ｔ ｔ ｅ ｎ ｕ ａ ｔ ｉ ｏ ｎ．Ｉ ｎ ｏ ｒ ｄ ｅ ｒ ｔ ｏ ｖ ｅ ｒ ｉ ｆ ｙ ｔ ｈ ｅ
改进型CIC抽取滤波器设计与FPGA实现
改进型CIC抽取滤波器设计与FPGA实现摘要：为了改善级联积分梳状(CIC)滤波器通带不平和阻带衰减不足的缺点，给出一种改进型CIC 滤波器。
该滤波器在采用COSINE 滤波器提高阻带特性的基础上，级联了一个SINE 滤波器，补偿了其通带衰减。
硬件实现时，采用新的多相分解方法结合非递归结构，不仅大大减少了存储单元数量，还使电路结构更加规则。
经仿真和FPGA 验证，改进型CIC 滤波器使用较少硬件，实现了阻带衰减100．3 dB，通带衰减仅为O．000 1 dB 。
关键词：CIC 抽取滤波器；COSINE 滤波器；SINE 滤波器；设计优化；FPGA抽取滤波器是∑－△模／数转换器中的重要组成部分，积分梳状滤波器经常作为第一级滤波器，用以实现抽取和低通滤波。
其优点是实现时不需要乘法器电路，且系数为整数，不需要电路来存储系数，同时通过置换抽取可以使部分电路工作在较低频率，与相同滤波性能的其他FIR 滤波器相比，节约了硬件开销。
经过仿真，抽取率为32 的一阶积分梳状滤波器第一旁瓣相对于主瓣的衰减最大约为15 dB，这样的阻带衰减根本达不到实用滤波器的设计要求。
为了改变滤波性能，一般采用级联积分梳状滤波器(CIC)。
但经过CIC 降频滤波系统降频后会产生信号混叠现象，并且主瓣曲线不平，需要用新的算法或新结构来修正改善这些特性。
1 CIC 抽取滤波器原理经典的抽取滤波器为Hogenauer CIC 滤波器，其传输函数表达式为：式中：参数M 为降频因子，决定了CIC 的通带大小；K 为滤波器的阶数，对阻带衰减起到加深作用。
频率响应为：滤波电路由积分模块与差分模块组成，根据置换原则将抽取因子提到差分模块之前，使其工作在较低频率，并节省了M-1 个存储单元，框图如图1 所示。
一种性能良好的高效CIC抽取滤波器的设计
一
种 性 能 良好 的 高 效 Ｃ Ｃ抽 取 滤 波 器 的 设 计 Ｉ
叶 和 忠 ，赵 利 ，彭 小 卫 ，周 胜 源
（ 林 电 子 科技 大 学 信 息 与 通 信 学 院 ， 西 桂 林 桂 广 ５１０） ４ ０ ４
摘 要 ： 对 传 统 Ｃ Ｃ 抽 取 滤 波 器 性 能 和 结 构 存 在 的 问 题 ， 用 一 个 Ｉ Ｏ 针 Ｉ 利 Ｓ Ｐ滤 波 器 和 余 弦 滤 波 器 对 Ｃ Ｃ抽 取 滤 波 器 Ｉ
Ｙ ｅ Ｈ ｅ ｈｏｎｇ，Ｚｈａ ，Ｐｅ ａ ｚ ｏ Ｌｉ ｎｇ Ｘｉｏｗ ｅ ，Ｚｈｏ ｉ ｕ Ｓｈｅ ｇｙ ｎ ｎ ｕａ
（ ｃ ｏ ｌ ｆ ｎ ｏ ｍａ ｉｎ ａ ｄ Ｃ ｍ ｍ ｕ ｉａ ｉｎ Ｅ ｇ ｎ ｅ ｉｇ，Ｇｕｌ ｎｖ ｒｉ ｆ ｅ ｔ ｎｃ Ｔ ｃ ｎ ｌｇ ，Ｇｕ ｌ ４ ０ ４， Ｓ ｈｏ ｆｒ ｔ ｎ ｏ ｏ Ｉ ｏ ｎｃ ｔ ｎ ｉｅ ｒｎ ｏ ｉｎ Ｕ ｉｅ ｓｔ ｏ ｃ ｒ ｉ ｅ ｈ ｏｏ ｙ ｉ ｙ Ｅｌ ｏ ｉ ｎ ５ １ ０ Ｃｈｎ ） ｉ ｉａ
表 明 ： 设 计 方 法使 得 Ｃ Ｃ 抽 取 滤 波 器 性 能 得 到 改 善 ， 现 结 构 高 效 ， 实 际 工 程 中 有 很 大 的应 用 价 值 。 该 Ｉ 实 在
改进的抽取滤波器设计
改进的抽取滤波器设计潘桃莉;谢光忠;周云;蒋亚东【期刊名称】《微处理机》【年(卷),期】2011(32)1【摘要】在Sigma-Delta ADC芯片中,数字抽取滤波器电路占据了大部分面积.所设计的改进型Hogenauer CIC滤波器,将梳状部分进行优化,采用控制单元、加法器和寄存器代替传统Hogenauer CIC滤波器中的差分器,从而减小数字电路的面积.一个采用这种结构的4阶32倍降采样数字滤波器在Stratix Ⅱ系列2S30 FPGA芯片中实现.经过测试,耗费的硬件资源比传统Hogenauer结构滤波器减少11%.%Digital circuit of decimation filter occupies most of chip area in Sigma - Delta ADC. In this paper, an improved Hogenauer CIC filter is designed. A control unit, an adder and some registers are used to replace multiple of adders in traditional Hogenauer CIC filter, in order to optimize the comb part of decimation filter and reduce digital circuit area. A fourth order digital filter employing such method with downsampling rate of 32 is designed and realized in S tratix Ⅱ set 2S30 FPCA chip. As a result of practice, it costs chip resources 11 percent less than that using traditional Hogenauer structure.【总页数】4页(P7-10)【作者】潘桃莉;谢光忠;周云;蒋亚东【作者单位】电子科技大学光电信息学院,电子薄膜与集成器件国家重点实验室,成都,610054;电子科技大学光电信息学院,电子薄膜与集成器件国家重点实验室,成都,610054;电子科技大学光电信息学院,电子薄膜与集成器件国家重点实验室,成都,610054;电子科技大学光电信息学院,电子薄膜与集成器件国家重点实验室,成都,610054【正文语种】中文【中图分类】TN713.7【相关文献】1.改进型CIC抽取滤波器设计与FPGA实现 [J], 张杰;戴宇杰;张小兴;吕英杰2.一种改进的CIC抽取滤波器设计 [J], 窦建华;梁红松;胡敏;汪荣贵3.Sigma-Delta模数转换器的三级数字抽取滤波器设计 [J], 胥珂铭;高博;龚敏4.低成本的∑△ADC数字抽取滤波器设计 [J], 钟燕清;田易;李继秀;刘谋;张兴成;孟真;陈华;阎跃鹏5.适用于Sigma-Delta ADC的多抽取率数字滤波器设计 [J], 王尧;卜刚因版权原因，仅展示原文概要，查看原文内容请购买。
一种短波数字化电台CIC抽取滤波器的设计
Ｄ
０ 罄 害 罄 咨 ｔ ２ 罄 ＾ ，
图１ ００ 波 器 幅频 特 性 １滤
Ⅳ
图１ 区间 ｆ 丌 中， Ｄ 称为ＣＣ Ｉ滤波器 的主瓣 ， 其余区间称 为旁瓣。由图可见 ， 随着频率 的增大 ， 旁瓣 电平不 断减 小。 阻 但 带抑制 比较小， 一般采 用多级 ＣＣ Ｉ 滤波器级联 的方 法来增大 阻 带抑制。
字滤波器 ， 广泛 应用于数字下变频器前级处理 中， 是数 字下变
根据式 （） ４可得单级带内容差：
ｔ ｛ ｒ
≈ ２ ５Ｘ１ ． ０
‘
～
．
：
＝ ：＝ ： ：
根据式 （） ６ 可计算无用边带的抑制为：
ａ １１
．
。
３ ．ｄ ３５ Ｂ
８ ｈ ．
＾
Ｉ矗 ． 妻 ．
采 用单 级Ｃ Ｃ Ｉ抽取滤 波器 时， 其无 用边带抑制为３ ．ｄ ， ３５ Ｂ 无 法满足 系统 ９ ｄ 的要求 。 ０Ｂ 所以， 需求采用３ Ｉ抽取滤波器进 级ＣＣ
数。 （ ｚ 专是积 分器 ， （＝— 是梳妆滤波器， ） ＝ ｚ Ｉ ） ｚ 所以，
命名为级联积分一 梳状 滤波器。 ＣＣ Ｉ抽取滤波器 的幅频公式 为：
带内容差。 以， Ｉ 滤波器 的级数不宜太长。 所 ＣＣ
４ ＣＩ Ｃ抽取 滤 波器 的设 计
根 据此短 波 电台项 目要求 ，电台数字 化在 中频５ ０ Ｈ 上 ０Ｋ ｚ 进行。 收时， 接 首先对 ５ ０ Ｈ 中频信号进 行采样 ， ０Ｋ ｚ 采样 速率为
改进型CIC抽取滤波器的研究与设计
改进型CIC抽取滤波器的研究与设计张茂磊;栾晓明;徐向斌【摘要】由于CIC(级联积分梳状)滤波器不需要乘法运算和存储系数,因此实现非常简单,在采样率变换过程中经常使用CIC滤波器进行数字滤波.在CIC滤波器概念的基础上,提出了基于正弦函数的补偿滤波器与基于锐化技术的改进型CIC滤波器,补偿滤波器与锐化技术二者用来改善CIC滤波器的通带与阻带特性.通过对CIC滤波器及其改进型的综合性能进行对比体现出所设计滤波器的优点.【期刊名称】《应用科技》【年(卷),期】2011(038)002【总页数】4页(P18-21)【关键词】采样率变换;CIC抽取滤波器;补偿滤波器;锐化技术【作者】张茂磊;栾晓明;徐向斌【作者单位】哈尔滨工程大学,信息与通信工程学院,黑龙江,哈尔滨,150001;哈尔滨工程大学,信息与通信工程学院,黑龙江,哈尔滨,150001;哈尔滨工程大学,信息与通信工程学院,黑龙江,哈尔滨,150001【正文语种】中文【中图分类】TN911.23在现代通信系统中，随着采样速率的提高，采样后的数据流速率会很高，这会导致后续环节的信号处理速率跟不上，因此采样率变换（抽取和内插）技术已经成为数字信号处理过程中不可缺少的一部分，并且成为无线通信领域里最常用，也是最有用的技术之一.多速率信号处理技术可以实现采样率的变换，对A/D变换后的数据进行降速处理，以适应在不同的情形下对不同采样速率的需求.多速率信号处理技术包含二次采样或称重采样过程，在这一过程中会产生频谱混叠和镜像效应，为了抑制这2种基本特性产生的不利影响，在抽取前或内插后需要进行预滤波处理，该数字滤波器性能的好坏对采样率变换后信号的实时处理能力有着决定性的作用.因此设计满足抗混叠、抗镜像效应要求的数字滤波器无论在抽取或内插变换过程中都极其重要.在这方面，积分级联梳状（CIC）滤波器具有较好的性能［1］.由于CIC抽取滤波器与CIC内插滤波器的原理相似，因此主要讨论CIC抽取滤波器的优化设计.1 CIC滤波器概述式中D为CIC滤波器的抽取因子，也是其阶数.对其冲激响应函数进行Z变换得积分梳状滤波器的冲激响应形式为由式（2）可见，CIC滤波器是由积分器H1（z）与梳状滤波器H2（z）级联构成的，其单级实现框图如图1（a）所示.可见CIC滤波器无需一般的FIR滤波器所需的乘法运算，这对简化硬件、提高实时性都有极其重要的意义.根据Noble原理:对序列先进行抽取或者插值，再进行线性滤波与先进行线性滤波，再进行抽取或者插值，这二者等价.可以得到高效CIC滤波器实现结构如图1（b）所示，即在梳状滤波器之前完成抽取，此时只有积分器工作在输入的高采样率上，而梳状滤波器工作在抽取后的低采样率上，这样就大大降低了系统的计算量，这种系统结构称为Hogenauer抽取滤波器［2］，其占用资源少，易于实现.图1 CIC实现框图式中加入了归一化因子1/D，目的是使该滤波器的直流增益为1.其幅频响应为此时，整个系统的传输函数为图2 单级CIC滤波器的幅频特性图2所示为D=8时单级CIC滤波器的幅频特性图.由图2可见，随着频率的增大，旁瓣电平逐渐减小，当D1时第一旁瓣电平为2/（3π），则单级CIC滤波器的旁瓣抑制比为由此可以看出单级CIC滤波器的旁瓣抑制比较小，阻带衰减较差.采用多级CIC滤波器级联的办法可以降低旁瓣电平.设有N级CIC滤波器级联，则旁瓣抑制比为虽然随着级联级数的增大;旁瓣抑制比增大;但是滤波器的通带特性变差了，因此一般情况下级联的级数不超过5级［3］.当N=5时，CIC滤波器的阻带衰减约为67 dB，基本能满足实际使用的需求.图3为D=2时单级与5级CIC滤波器的通带特性对比图，可见5级CIC滤波器的通带特性变差了.图3 单级CIC与5级CIC滤波器的通带特性2 SCIC滤波器的设计多级CIC滤波器级联的方法虽然能使旁瓣抑制比增大，但这是以通带特性变差来换取的，而在滤波器的设计中两方面都很重要，不能只考虑其中一方面，而忽略另外一方面.传统CIC滤波器的设计方法通常只是改进CIC滤波器一种特性，而另外一种特性得不到改善.为了解决这一问题，许多学者提出了一系列的解决方案.其中最常用的就是基于幅度变换函数的锐化技术［4］.锐化技术既能改善CIC滤波器的通带特性，又能改善其阻带特性.利用该技术所得的滤波器通常称为SCIC（Sharpened CIC）滤波器［5］.设H为原CIC滤波器的传递函数，则SCIC滤波器的传递函数为式中C（t+n，t）是二项式的系数.对于一些给定的m和n的典型值，幅度变换函数的表达式如表1所示.表1 m和n取典型值时幅度变换函数表达式m n H0 1 0 2H－H2 1 1 3H2－2H32 0 H3－3H2+3H3 0 －H4+4H3－6H2+4H 3 1 －4H5+15H4－20H3+10H23 2 －10H6+36H5－45H4+20H3 3 3 －20H7+70H6－84H5+35H4不失一般性，文中只讨论m=n=1时的情况，此时H0=3H2－2H3.图4为D=8时单级 CIC与单级SCIC滤波器幅频特性对比图;图5为D=2时单级CIC与单级SCIC滤波器通带衰减特性对比图.图4 单级CIC与SCIC滤波器的幅频特性图5 单级CIC与SCIC滤波器的通带特性由图4、5可以看出，与CIC滤波器相比，SCIC滤波器的性能有很大改善，其旁瓣抑制比有较大提高，约为38 dB.虽然SCIC滤波器的特性优良，但这是以增加滤波器的复杂度换取的，显然这种以增加复杂度换取性能的改进在一些对实时性要求不是很高的场合是很适用的.3 基于正弦函数的补偿滤波器为了进一步改善CIC滤波器的性能，可以利用基于正弦函数的补偿滤波器对其性能进行优化.设滤波器的幅频特性为由公式sin2α=（1－cos2α）/2 ，可得到式中:A= －2－（b+2）;B= －（2b+2+2），参数 b是［0，2］之间的整数，b 的选取不依赖于抽取因子D，而是由滤波器的级联级数N决定的.其关系如表2所示.其中参数N决定阻带衰减特性，b补偿相应的通带特性［6］.表2 N与b的取值关系N 1 2 3 4 5 6 7 b 2 1 0 0 0 1 －2把具有式（7）所示传递函数的滤波器用于补偿作用时，称为基于正弦函数的补偿滤波器（Sine－Based），可以利用此补偿滤波器对CIC滤波器的幅频特性进行优化［7］.设级联上基于正弦函数补偿的CIC（BSCIC）滤波器的系统的传递函数为Hc（z），则图6 单级CIC与BSCIC滤波器的幅频特性式中H（z）与G（zD）分别由式（3）与式（7）给出.图6所示为N=1，b=2，D=8时单级CIC与单级BSCIC滤波器的幅频特性对比图.由图6可以看出，BSCIC 滤波器的通带特性得到了改善，旁瓣抑制比在11 dB左右，若采用5级BSCIC滤波器级联的办法，则旁瓣抑制比也可以满足实际使用的需求.4 BSSCIC滤波器的设计与分析4.1 BSSCIC滤波器的设计从以上分析可以看出，具有式（7）所示的滤波器确实能改善CIC滤波器的通带特性，可以考虑将其用于改善阻带特性优良的SCIC滤波器，称该滤波器为BSSCIC 滤波器，下面考虑其幅频特性.设SCIC滤波器的传递函数为H0=3H2－2H3，则BSSCIC滤波器的传递函数H BSSCIC=3H2c，其中 Hc由式（8）给出.4.2 BSSCIC滤波器的性能分析图7分别给出了当N=1，b=2，D=8时单级CIC，SCIC，BSCIC与BSSCIC滤波器的幅频特性对比图.从图7中可以看出，相比之下CIC滤波器结构最简单、最容易实现;BSCIC滤波器通带特性最好，SCIC滤波器阻带特性最好，而BSSCIC滤波器的通带特性及阻带特性较折中，但复杂度最大.图7 单级CIC，SCIC，BSCIC与BSSCIC的幅频特性单级CIC，SCIC，BSCIC与BSSCIC滤波器的性能对比如表3所示.表3 单级CIC，SCIC，BSCIC与BSSCIC的性能对比特性CIC SCIC BSCIC BSSCIC复杂度最简单复杂简单最复杂通带较好最差最好一般阻带一般最好最差较好从以上的比较分析中可以看出BSSCIC滤波器的优点突出，下面从实用的角度予以分析.1）BSSCIC滤波器的旁瓣抑制比约为27 dB，若采用2级级联的办法其旁瓣抑制比即可以满足实际使用的需求.2）实际使用中若采用2级BSSCIC滤波器级联，此时的复杂度与5级CIC滤波器级联时的复杂度相当.3）在采用2级BSSCIC滤波器级联满足旁瓣抑制比要求的情况下，虽然其通带特性也变差，但从图7中可以推论出其比2级SCIC滤波器级联时的通带特性要好. 另外，为了降低BSSCIC滤波器的复杂度，在设计SCIC滤波器时可以取表1中的m=1，n=0，这样BSSCIC滤波器的复杂度可大大降低.由于其原理相似，仿真也更简单一些，因此这里就不再赘述了.5 结束语讨论了几种改进型的CIC滤波器，对它们的性能进行了仿真与比较分析.在此基础上提出了基于正弦函数的补偿滤波器的改进型SCIC滤波器，通过与传统CIC滤波器的比较可以得出结论，BSSCIC滤波器具有较好的性能，在适当增大系统复杂度的前提下获得了较好的通带特性及阻带特性.改进方法使CIC滤波器具有更好的实用价值，对CIC滤波器的进一步研究与使用有着现实意义.参考文献:［1］DOLECEK G J，MITRA S K.A new two-stage sharpened comb decimator［J］.IEEE Trans On Circuits and Systems-I，2005，2（7）:1416-1420.［2］HOGENAUER EB.An economical class of digital filters for decimation and interpolation［J］.IEEE Trans Acoustic，Speech，Signal Processing，1981，29（2）:155-162.［3］GOODMAN D J，CAREY M J.Nine digital filters for decimation and interpolation［J］.IEEE Trans Acoustic，Speech，Signal Processing，1997（4）:325-329.［4］KAISER J，HAMMING R.Sharpening the response of a symmetric non-recursive filter by multiple use of the same filter［J］.IEEE Trans Acoustic，Speech，Signal Processing，1977，25:415-422.［5］DOLECEK G J，HARRISF.Design of CIC compensator filter in a digital IF receiver［C］//2008 IEEE International Symposium on Communications and Information Technologies.Vientiane，USA，2008:638-643.［6］DOLECEK G J，MITRA SK.On design of CIC decimation filter with improved response［C］//.IEEE International Symposium on Communications，Control＆ Signal Processing.St.Julians，Malta，2008:1072-1076.［7］DOLCEK G J，TORRES F J pensated CIC-Cosine decimation filter［C］//2007 IEEE International Symposium on Communications and Information Technologies.Sydney ，Australia，2007:256-259.。
抽取速率可编程CIC滤波器设计
Ｃ Ｉ Ｃ抽 取滤 波器 结构 如 下 图所示 ：
处理 。采 样 率变 换 可能会 造 成频 谱 的混 叠或 镜像 效 应 ，因此 仅靠 简 单 的改变 系 统采 样 时钟 是难 以实 现 的， 必须 对采 样 的数 据另 行处 理 ， 即通 过 特殊 的滤 波 器来 尽 可 能地 减弱 频 谱 的混 叠 或镜 像效 应 。Ｃ Ｉ Ｃ滤 波器是一种极 、 零点相消 的 Ｆ Ｉ Ｒ滤 波 器 ， 没 有 乘 法 器， 只有 加 法器 ， 性 能较 好 ， 所 以被广 泛应 用 。 在 实 际应用 中对多 种 中频带 宽信 号 进行 下变 频 处理时 ， 通常要求 Ｃ Ｉ Ｃ的抽 取 速 率 可 变 ， 并 且 在 不 同抽取 速 率 下要 求 滤 波 器 的输 入 、 输 出信 号 的动 态 范围 、 精度 等得 到 保证 。 因此 本 文 在传 统 Ｃ Ｉ Ｃ抽 取 滤 波器 的基 础 上 ， 提 出 了抽 取 速率 可 编程 的 Ｃ Ｉ Ｃ抽 取 滤 波器 设 计 方案 ， 并 对 抽 取 速 率 变 化 时 的截 位 方
编程 的 Ｃ Ｉ Ｃ滤波 器设 计 方案 ， 并针对 不 同速率 时 的截位 问题进 行分 析 。验证 表 明 ， 本 文提 出的截 位 方案
符合 项 目性 能要 求 。 关键 词 ： Ｃ Ｉ Ｃ滤 波器 ； 可 编程 ； 截位
Ｔｈｅ Ｄｅ ｓ ｉ ｇ ｎ ｆ ｏ ｒ Ｒａ ｔ ｅ Ｐｒ ｏ ｇ ｒ ａ ｍｍａ ｂｌ ｅ ＣＩ Ｃ Ｆｉ ｌ ｔ ｅ ｒ
很难 跟上 。因此 必须 对 Ａ ／ Ｄ后 的数据 流 进行 下变 频
【 ｌ 】 国 集 成 电 路
Ｃ ｈｉ ｎａ Ｉ ｎｔ ｅｇｒ ａｔ ｅｄ Ｃｉ ｒ ｃｕ ｉ ｔ
抽样 率 的级 联理 想积 分器 和低 抽 样率 的级联 梳状 器 组成 ，根 据 抗混 叠 和抗 镜像 的 指标 确定 所需 的级联
%80种性能良好的高效CIC抽取滤波器的设计
特性在∞∈［ｏ，耳／Ｊ］内呈单调递增，正是利用ＩＳＯＰ滤 波器的这一特性来对ＣＩＣ滤波器在通带内单调衰减
进行有效补偿的。为了补偿级联ＣＩＣ抽取滤波器带内
的衰减，在区间甜∈［ｏ，丌／Ｊ］单调递增的宽度应该与
输入带宽２兀丘保持一致。 因此，可以得到，一１／２Ｌ。在设计ＩＳＯＰ滤波器
时，只需要充分考虑Ｊ满足１≤Ｊ＜１／［２正］。为了实现
表明：该设计方法使得ＣＩＣ抽取滤波器性能得到改善，实现结构高效，在实际工程中有很大的应用价值．
关键词：ＣＩＣ抽取滤波器；余弦滤波器；ＩＳＯＰ滤波器；递归结构；部分多相结构
中图分类号：ＴＮ９１１．７
文献标识码：Ａ
文章编号：１６７３—８０８Ｘ（２０１０）０２—０１１３—０５
Ｔｈｅ ｄｅｓｉｇｎｉｎｇ ｏｆ ａｎ ｅｆｆｉｃｉｅｎｔ ＣＩＣ ｄｅｃｉｍａｔｏｒ ｆｉｌｔｅｒ
２．３ 利用ＣＯＳ和ＩＳＯＰ滤波器对ＣＩＣ滤波器综合改进
从２．１和２．２的分析中，不难想到可以综合应用 ＣＯＳ滤波器和ＩＳＯＰ滤波器对ＣＩＣ滤波器的通带和阻 带同时进行改进。下面是抽取因子为１６，级数为２，用３ 级ＣＯＳ滤波器进行预滤波，和用ＩＳＯＰ滤波器进行补 偿的改进ＣＩＣ滤波器的幅频特性图，如图３所示。
图３不同改进方法的ＣＩＣ频谱特性
万方数据
图４解递归法的实现结构
为了解决Ｄ不满足是２的整数次幂的高效结构 实现问题，文献１－６３提出了一种分解方法，使得任意抽 取因子的ＣＩＣ滤波器都能分通过分解来逐级降低抽 取速率。假设抽取因子Ｄ＝２ＰＦ，级联数Ｒ＝ｋ，引用文 献［９］的方法（取特例Ⅳ＝Ｓ＝２）可得：
其中ＩＳＯＰ滤波器参数为：Ｉ＝ｋＤ＝１６，ｆ一一９。
从图３中可以看出：用ＣＯＳ滤波器对ＣＩＣ滤波器进行 预滤波后，其阻带得到了很大的抑制，第一旁瓣衰减 由１３．１５ ｄＢ增加到了４１．９８ ｄＢ，有了２８．８３ ｄＢ的改 善，这是相当可观的。但是也加速了通带的衰减速度， 增加了通带的不平坦度。而再利用ＩＳＯＰ滤波器进行 补偿后，通带平坦度得到了明显的改善。假设通带带 宽为０．１（在抽取滤波器场合，这个带宽已经非常宽 裕），则带内波动由２．３６ ｄＢ减少到了０．２７ ｄＢ。
CIC抽取滤波器的高效改进算法研究
Ｈ（ ：［ （ ＝［ ） ｎ （
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收 稿 日期 ：０ ６一ｔ ２０ Ｏ一１ ； 回 日期 ：０ ７— ４—１ ６修 ２０ ０ ２
作者简介 ： 余
磊 （９ ２一） 男 ， １８ ， 河南信 阳人 ， 信息工程大学硕 士研究 生， 主要研究方 向为软件无线电。
一
种高效 的算 法结构 ， 改善 了通 带损耗 ， 增大 了阻带 衰减 ， Ｃ Ｃ滤 波器 的 实 际应 用和 深 入研 对 Ｉ
究 有着现 实 意义 。
关键 词 ： Ｉ Ｃ Ｃ滤 波器 ； 弦预 滤波器 ； 余 多相 滤 波 中 图分 类号 ：Ｎ １ Ｔ ７３ 文 献标识 码 ： Ａ 文章编 号 ：６ １— ６ ３ ２ ０ ） ２— ２ ０— ３ １７ ０ ７ （ ０ ７ ０ ０ １ ０
ｒ ｓ ｏ ｓ ａ ｅ ｂ ａｎｅ ｙ ｕ ｉ ｇ ａ ｃ ｓ ａ ｄ ｃ ｓｎｅｐ ｅｉ ｒａ ｈ ｌｅ ｈ ｒ ｅ ｉ ｐ ｒ ａ ｈ ｏ ｅ ｐ ｎ ｅ ｈ ｓｂｅ ｎ ｏ ｔｉ ｄ ｂ ｓｎ ａ ｃ ｄｅ ｏ ｉ ｒ ｆｈｅ ｎｄ ｔ ｅｆ ｔｒｓ ａ ｐ ｎｎｇａ ｐ ｏ ｃ ｆ ｉ
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第 ８卷 第 ２期
２０ ０ ７年 ６月
信 息 工 程 ｆｒ ｔ ｎ Ｅ ｇ ｎ ｅ ｉ ｇ Ｕ ｉ ｅ ｓ ｙ ｏ ｒ ａ ｏ ｎ ｏ ｍａｉ ｎ ｉ ｅ ｒ ｎ ｖ ｒ ｉ ｏ ｎ ｔ
Ｖ０ ． ． １ ８ Ｎｏ ２
维普资讯
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一种改进的适用于Sigma-Delta ADC的数字抽取滤波器
Ａｎ Ｉ ｐ ｏ ｅ ｇ ｔ ｌＤ ｅ ｉ ａ ｉ ｎ Ｆｉ ｅ ｏ ｉ ｍ ａ Ｄｅ ｔ ｍ ｒ ｖ ｄ Ｄｉ ｉａ ｃｍ ｔｏ ｌ ｒ ｆ ｒ Ｓ ｇ － ｌａ ＡＤ Ｃ ｔ
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斯特 采样 率 的模数 转换 器 （ ＡＤＣ１ 在这 种环 境下 就很 难达 到较高 的精度 。为此 ，近 年来 高精度 ＡＤＣ 的
文 献 ｆ讨论 了 Ｓｎ ９ ］ ｉｃ滤 波器计 算 的优 化 。文献 『 １ １ 提 ０ 出 了通用 的 Ｓｎ ｉｃ滤波器 。 Ｓｎ 滤 波 器 的 常 用 的 实 现 方 法 有 ４ 种 【 ： ｉｃ ｎ 】
郝 志 刚① ② 杨 海钢＠ 张 种① ＠
北京
吴其松① ②
１０４） ００９
尹
韬①
（ 中国科学院电子学研究所
北京 １０ ９ １ ０ １０
（ 中国科 学院研究生院
摘
要 ：数字滤波器在 ｓ ｍａｄ ｌ ｉ －ｅｔ ＡＤＣ 芯片中占据 了大部分芯片面积 ，该文提 出了一种数 字滤波器结构 ，这种 ｇ ａ
Ｈｏ ｅ ａ ｅ ｇ ｎ ｕ ｒ结构 ，级 联结 构 ，多速率 结构 ，两路 结
第３第４ ２卷 期 ２１ ０ ０年 ４月
电
子
与
信
息
学
报
Ｖｌ ． ２ ． ０ ３ ＮＯ ４ １
Ｊ ｕ ｎ ｏ ｅ ｔ ｏ ｉ ｓ＆ Ｉ ｆ ｒ ａ ｉｎ Ｔ ｃ ｎ ｌｇ ｏ ｒ Ｍ ｆＥｌｃ ｒ ｎ ｃ ｎ ｏ ｍ ｔｏ ｅ ｈ ｏ ｏ ｙ
Ａｐ ． ０ ０ ｒ２ １
D转换器中抽取滤波器的设计和实现的开题报告
24位Σ-△A/D转换器中抽取滤波器的设计和实现的开题报告1.选题背景与研究意义Σ-△模数转换器广泛应用于音频数字信号处理、网络音频播放等领域。
其中，24位Σ-△A/D转换器是一种比较常见的Σ-△模数转换器。
在这种转换器中，抽取滤波器是非常重要的一部分，其负责去除高频噪声，保证信号的精度和清晰度。
因此，对24位Σ-△A/D转换器中抽取滤波器的设计和实现进行研究，具有很高的实用价值和理论意义。
2.研究内容与研究方法研究内容：本研究主要对24位Σ-△A/D转换器中抽取滤波器进行设计和实现。
具体包括以下方面：（1）研究抽取滤波器的基本原理和设计方法。
（2）对24位Σ-△A/D转换器的系统要求进行分析，确定抽取滤波器的参数。
（3）根据设计要求，选择合适的滤波器类型，并进行滤波器的设计和仿真。
（4）在FPGA开发板上搭建实验平台，对设计好的抽取滤波器进行硬件实现，并验证实验结果的正确性。
研究方法：本研究采用以下方法进行研究：（1）文献研究法：对相关文献进行综合分析和归纳，掌握抽取滤波器的基本原理和设计方法。
（2）仿真研究法：通过Matlab等软件进行滤波器的设计和仿真，验证设计方案的可行性和效果。
（3）实验研究法：在FPGA开发板上进行硬件实现，进行实验验证，分析实验结果，并对实验结果进行优化。
3.预期研究结果与研究意义预期研究结果：（1）设计出合适的抽取滤波器，可以有效去除24位Σ -△ A/D转换器中的高频噪声，提高信号精度和清晰度。
（2）在FPGA开发板上搭建实验平台，将抽取滤波器硬件实现，并验证实验结果的正确性，为后续的优化提供数据支持。
研究意义：（1）对于研究、开发和改进现代音频处理技术，具有建设性意义。
（2）为音频数字信号处理和网络音频播放等领域的产品开发提供技术支持。
（3）提供了设计和仿真方法，为类似系统的设计提供了一些实践经验。
数字下变频中抽取滤波器的设计及FPGA实现
数字下变频中抽取滤波器的设计及FPGA实现摘要：针对软件无线电接收机数字下变频中高速数字信号的降采样需求，利用半带滤波器及级联积分梳状滤波器，设计了一种半带滤波器前置的多级抽取滤波器架构。
通过Simulink搭建系统模型验证之后，利用Xilinx ISE 12.3在Xilinx xc5vsx95t-2ff1136 FPGA上实现了一种下采样率为64的抽取滤波器。
Modelsim仿真结果表明，该抽取滤波器设计是有效的，达到了设计指标。
0 引言数字下变频是软件无线电接收机的关键模块，高速数字信号进行变频、降采样、滤波，将高速中频信号变为低速基带信号[1-2]，便于后级处理。
其中，降采样和滤波是下变频的关键模块，由抽取滤波器来完成[3]。
由于多级结构可以大大降低滤波器的阶数[4]，允许每一级归一化过渡带宽比较宽[5]，抽取滤波器一般采用多级结构实现，常用结构如图1所示，wdz4-t1.gif级联积分梳状（Cascaded integrator-com，CIC）滤波器通常作为第一级抽取滤波器[1-6]。
为缩短关键路径，从而提高采样速度，滤波器常采用并行处理及流水线技术[6]。
CIC滤波器中有反馈回路，加入流水线寄存器则会导致反馈回路不同步，从而无法采用流水线技术；FIR滤波器则可以采用并行处理及流水线技术。
对于半带滤波器（Half-band Filter, HBF）而言，采用分布式算法则可以很好地兼容并行处理与流水线技术，且无需速率受限的乘法器资源。
本设计对流水线式全并行分布式算法进行改进用以实现HBF，而并行处理提高采样率是采用复制硬件的方法[7]，wdz4-t2.gif全并行结构的HBF则是复制使用LUT，在满足处理速度的要求下，本文将HBF置于数据位宽最小的输入级（如图2）。
1 抽取滤波器整体设计及Simulink建模仿真本文将64倍抽取的总抽取率分为3级实现：2倍抽取的前置HBF、16倍抽取的CIC抽取滤波器以及2倍抽取的FIR补偿滤波器，如图2所示。
CIC抽取滤波器的改进及其FPGA的实现
信 息 工 程 大 学 学 报 200位于零点的两 侧 , 其中最严重的混叠发生在第一个零点 1/ M ( f s 归一化值) 附近 。若假设 CIC 滤波器的通带截止频 率为 f c , 那么通常把 1/ M - f c 处的混叠抑制和 f c 处的通带衰减看作是评判滤波器性能好坏的两个 指标 。
尽管图 4 给出的实现方案的思想很简单 ,但是 因为在该方案中抽取器放在了梳状滤波器之后 ,所 以除了最后的多项式滤波器外全部的计算都是在 高采样率下完成的 ,计算量很大 ,功耗也较大 ,不便 于硬件的实现 。于是考虑将每个传统 CIC 的 H ( z ) 拆开 , 把抽取器提到梳状部分之前 , 这样梳状滤波 器的系数只有原来的 1/ M 倍 , 计算量也至少降低 了 1/ M , 另外从 ( 4) 式可以看出 , 若取差分延迟 R = 1 , 则单级 CIC 的群时延是 ( M - 1) / 2 , 而如果将
第 1 期 郑 瑾等 :CIC 抽取滤波器的改进及其 FPG A 的实现 59
CIC 的级数设为 2 的整数倍 , 比如 N = 2 , 那么两级 CIC 的群时延就是 M - 1 , 这时再加入一级延迟
Z
- 1
, 就可以将抽取器再提到延迟器 z
4 仿真结果及性能比较
改进型 CIC 滤波器的 FPG A 实现 , 采用的是 Altera 公司 APEX20KE 系列器件 , 所有的仿真工作 都在 Quartus II 中进行 , 最后波形的仿真结果导入 到 matlab 中画出图形 ,得到相应的实验数据 。仿真 采用的输入输出数据宽度均为 32bit , 滤波器的抽 取倍数为 M = 8 ,级联的级数为 N = 2 。图 6 给出了 改进型 CIC 滤波器在 Quartus II 中实现的顶层结构 图和仿真波形图 。 ( clk 为时钟输入 ,en 为使能信 号 ,rdy 是 “有数据输出” 信号 ,datain 为滤波器的 32 位数据输入 ,dataout 为滤波器的 32 位数据输出) 为便于性能比较 ,取滤波器的通带截止频率为 f c = 1/ 8 , M = 1/ 64 ( f s 归一化值 ) , 那么最差的混叠 抑制将发生在 1/ M - f c = 7/ 64 处 。实现传统的两 级 CIC 滤波器 , 需要的逻辑资源为 258 个 , 仅占器 件总资源的 4 % ,通带衰减为 0144 dB , 混叠抑制为 33191 dB ; 若采用 SCIC 滤波器 , 占有的逻辑资源达 到 819 个 ,约占总资源的 12 % , 但此时的通带衰减 为 01062 dB , 混叠抑制为 58140 dB ; 若用二阶多项 式滤波器改进后的 SCIC 滤波器 , 采用图 4 的结构 实现时 ,消耗的逻辑资源数为 1175 个 ,约占总资源 的 18 % ,通带衰减下降至 0103 dB , 混叠抑制为 58 dB ,在 Quartus II 用时序分析得到的最大时钟频率 为 86142 MHz ; 若换成图 5 的高效结构 ,耗用的逻辑
频响改善的低功耗CIC抽取滤波器
ｃ ｍ ｐ ｎ ａ ｅ ａ ” ｏ ｄ ｒ ｉ ｂ ｓ ｄ ｆｌｅ ． Ｓｉ ｕ ａ ｉ ｎ ｒ ｓ ｔ ｍ ｏ ｓ ｒ ｔ ｔ ａ ｏ ｅ ｓ ｔ ｄ ｂｙ ２ ｒ ｅ Ｓ ｎ－ ａ ｅ ｉｔ ｒ ｍ ｌ ｔｏ ｅ ｕｌｓ ｄｅ ｎ ｔ ａ ｅ ｈ ｔ。 ｃ ｏｍ ｐ ｒ ｄ ｗ ｉｈ ｔ ｅ ａ ｅ ｔ ｏ ｈ ｒ
Ａｂｓ ｒ ｃ ：Ａ ｄｉｉｄ ｎｏ ｒ ｃ ｓｖ Ｃ ｅ ｉ ｔｏ ｉｔ ｒ ｗａ ｓｇｎ ｄ ｉ ｒ ｒ ｔ ｏ ｒ ｔ ｅ ｐ ｗｅ ｏ ｔａ ｔ ｍｏ ｆｅ ｎ— ｅ ｕｒ ｉ ｅ ＣＩ ｄ ｃｍａ ｉ ｎ ｆｌｅ ｓ ｄｅ ｉ ｅ ｎ ｏ ｄｅ ｏ ｌ ｗｅ ｈ ｏ ｒ ｃ ｎ— ｓ ｍ ｐ ｉ ｎ ａ ｍｐｒ ｖ ｈ ｒ ｑｕ ｎ ｙ ｒ ｓ ｏｎ ｅ ｏ ｈｅ ｔ ａ ｔｏ ｌ ｅ ｕ ｓｖｅＣＩ ｄ ｃ ｍａ ｏ ．Ｍ ａ ｉ ｓ ｆｔ ｕ ｔｏ ｎｄ ｉ ｏ ｅ ｔ ｅ ｆ ｅ ｅ ｃ ｅ ｐ ｓ ｆｔ ｒ ｄｉｉ ｎａ ｃ ｒ ｉ Ｃ ｅ ｉ ｔ ｒ ｒ ｋ ｎｇ ｕ ｅｏ ｈｅ ｄ ｓ ｅ ｉ ｉ ａ ｔ ｒｚ ｔｏｎ ａ ｌ ｐｈ ｓ ｃ ｍｐ ｉｉ ｅ ｃ ｎｄ ｎｇ ｐｒｍｅ ｆ ｃ ｏ ｉａ ｉ ｎｄ ｐｏ ｙ ａ ｅ ｄｅ ｏ ｏｓｔｏｎ，ｔ Ｃ ｅ ｉ ｔｏ ｉｔ ｒｗａ ｒ ｎ ｆ ｍｅ ｎ ｈｅＣＩ ｄ ｃｍａ ｉ ｎ ｆｌｅ ｓｔ ａ ｓ ｏｒ ｄ ｉ —
改进的抽取滤波器设计
微 处 理 机M I CROPROCE SSORS改进的抽取滤波器设计潘桃莉,谢光忠,周 云,蒋亚东(电子科技大学光电信息学院电子薄膜与集成器件国家重点实验室,成都610054)摘 要:在S i g m a-Delta ADC 芯片中,数字抽取滤波器电路占据了大部分面积。
所设计的改进型H ogenauer C I C 滤波器,将梳状部分进行优化,采用控制单元、加法器和寄存器代替传统H ogenauer CI C 滤波器中的差分器,从而减小数字电路的面积。
一个采用这种结构的4阶32倍降采样数字滤波器在Stratix II 系列2S30FPGA 芯片中实现。
经过测试,耗费的硬件资源比传统H ogenauer 结构滤波器减少11%。
关键词:H ogenauer 滤波器;抽取滤波器;现场可编程门阵列DO I 编码:10.3969/.j issn .1002-2279.2011.01.003中图分类号:TN 713.7文献标识码:A文章编号:1002-2279(2011)01-0007-04D esign of Improved D ecim ati on FilterPAN Tao-l,i X I E Guang-zhong ,Z HOU Yun ,JIANG Y a-dong(School of Op toelectron ic Infor m ation ,Uni ver sity of Electronic Science and T ec hno logy of China ,S tate K ey Labora t ory of E lectronic Th i n F il m s and Integrated D evices,Chengdu 620054,China )Abst ract :D ig ita l circu it of dec i m ation filter occup i e s m ost of chip area in S i g m a -Delta ADC .I n th is paper ,an i m proved H ogenauer C I C filter is designed .A contro l un i,t an adder and so m e registers are used to replace m u ltiple o f adders in trad itionalH ogenauer C I C filter ,in order to opti m ize the co m b part o f deci m ati o n filter and reduce d i g ital circuit area .A fourth o r der dig ita l filter e m ploy i n g such m eth od w ith do wnsa mp li n g rate o f 32i s designed and rea lized in Stratix II set 2S30FPGA ch i p .As a result o f practice ,it costs ch i p resources 11percent less t h an that usi n g trad iti o na lH ogenauer str ucture .K ey w ords :H ogenauer F ilter ;Dec i m ation Filter ;FPGA1 引 言随着信号处理理论日趋完善,基于通信编码与数字信号处理的S i g m a-Delta ADC 以其在高精度方面显著的优势成为了研究的热点[1]。
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Ｈ ｇｎｕ ｒ Ｉ ｏｅ ａｅ Ｃ滤 波器 中的 差分器 ， 而减 小 数 字 电路 的 面积 。 一个 采 用这 种 结 构 的 ４阶 ３ Ｃ 从 ２倍 降 采样 数 字滤波 器 在 Ｓｒｔ Ｉ系 列 ２ ３ Ｐ Ａ 芯 片 中实 现 。 经 过 测 试 ， 费 的 硬 件 资 源 比传 统 ｔ ｉＩ ａｘ Ｓ ０Ｆ Ｇ 耗
第 １期 ２１ ０ １年 ２月
微
处
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机
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改 进 的抽 取 滤 波 器 设 计
潘桃莉 ， 光忠 ， 谢 周 云 ， 亚 东 蒋
（ 电子科技 大 学 光 电信 息 学院 电子薄膜 与集 成器件 国家重 点实验 室 ， 成都 ６ ０ ５ ） １０ ４
ｐ ａ ｔ ｅ，ｉ ｏ ｔ ｈ ｐ ｒ ｓ ｕ ｃ ｓ１１ ｅ ｃ ｎｔｌｓ ｈａ ｈ ｔｕ ｉ ｇ ｔａ ｉｉｎａ ｇ ｎ ｕ ｒｓｒ ｃｕ ｅ ｒｃｉ ｃ ｔｃ ｓｓ ｃ ｉ ｅ ｏ ｒ ｅ ｐ ｒ ｅ ｅ ｓ ｔ ｎ ｔ ａ ｓｎ ｒ ｄ ｔｏ ｌＨｏ ｅ ａ ｅ ｔｕ ｔ ｒ ． Ｋ ｅ ｏ ｄｓ： ｇ ｎ ｕ Ｆ ］ｅ Ｄｅ ｉ ａｉｎ Ｆｉ ｅ ； ｙｗ ｒ Ｈｏ ｅ ａ ｍ’ ｉｔｒ； ｃｍ ｔｏ ｌ ｒ ＦＰＧＡ ｔ
ａ ｅ ｕ ｅ ｔ ’ｐａ ｅ ｍｕｌ ｐ ｅ ｏ ｄ ｒ ｓ ｄ ｏ ｌ ｌｃ （ ｔ ｌ ｆａ ｄｍ’ ｉ ｒ ｄ ｔ ｎ ｌＨｏ ｅ ａ ｅ Ｃ ｉ ｅ’ ｎ ｏ ｄ ｌｔ ｐｔ ｚ ｈ ｏ ｉ ｓ ｎ ｔａ ｉｉ ａ ｇ ｎ ｕ ｒ ＣＩ ｆｌ ￣ ｏ ｔ ．ｉ ｒ ｅ’ ｏ ｏ ｉ ｅ ｔ ｅ ｃ ｍｂ ｍｉ
的模 拟器件 相对 较少 ， 字器 件增 多 ， 数 更易 与数 字 电
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（ ｃｏｌ ，Ｏ ｔ ｌ ｔ ｎ ｎｏ ｒｔ ｎ ｎ ｅ ｉ ｌ ｔ ｎｃ ｃ ｎｅ ｎ ｅｈ ｌ ｙｏ ｈｎ ， Ｓｈｏ Ｄ ｐｏ ｅ ｒ ｉ Ｉ ｒｕ ｉ ，Ｕ ｉ ｒｔ ｏ Ｅｅ ｒ ｉＳｉ ｃ ｄＴｃｒ ｏ Ｃ ｉａ ’ ｅ ｃｏ ｃ ｆ ｒ￣ｏ ｖ ｓｙ ｆ ｃ ｏ ｅ ａ ｍ ｇ ｆ ＳａｅＫｙＬ ｂｒｔｙｏ ｌ ｔ ｎ ｈｎＦｌｓ ｎ ｎ ｇａｅ ｅｉｓ Ｃ ｅｇ ｕ６０ ５ ，ｈｎ ） ｔｔ ｅ ａｏａｏ Ｅｅ ｒ ｉ Ｔ ｉ ｉ ｄＩｔ ｒｔ Ｄ ｖ ｅ， ｈｎ ｄ ２ ０ ４ Ｃ ｉ ｒ ｆ ｃｏ ｃ ｍ ａ ｅ ｄ ｃ ａ
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Ｈ ｇ ｎｕ ｒ ｏｅ ａｅ结构 滤 波器减 少 １ ％ 。 ｌ 关键词 ： ｏ ｅａ ｅ 滤波器 ； ¨ ｇｎ ｕ ｒ 抽取 滤波器 ； 现场 可编 程 门阵列
１ 编 码 ：０ ３ ６ ／ ．ｓｎ １ ０ ） Ｏｌ １ ． ９ ９ ｊ ｉ ． ０ ２—２ ７ ． ０ １ ０ ． ０ ｓ ２ ９ ２ １ ． １０ ３
１ 引 言
随着 信号 处 理论 曰趋 完 善 ， 于通 信 编 码 与 数 字信 号 处 理 的 Ｓｇ ａ—Ｄ ｌ Ｄ 以其 在 高精 度 ｉ ｍ ｅ ａＡ Ｃ ｔ 方 面显 著 的优 势成 为 了研 究 的 热 点 … 。与 传 统 的 奈奎斯 特采样 率 Ａ Ｃ相 比 ，ｉｍ Ｄ Ｓｇ ａ—Ｄ ｌ Ｄ ｅ ａＡ Ｃ用 到 ｔ
摘 要 ： Ｓｇ 在 ｉ ｍａ—Ｄ ｌ Ｄ ｅｔ Ａ Ｃ芯 片 中， 字抽 取 滤 波器 电路 占据 了大 部 分 面积 。 所设 计 的 改 ａ 数
进 型 Ｈ ｇｎ ｕｒＣ Ｃ滤 波 器 ， 梳 状 部 分 进 行 优 化 ， 用 控 制 单 元 、 法 器 和 寄 存 器 代 替 传 统 ｏｅ ａ ｅ Ｉ 将 采 加
ｐ ｒ ｆｄ ｃｍａ ｏ ｉ ｅ’ ｎ ｅ ｕ ｅ ｄ ｇｔｌｃｌ ｕ ｔａ ｅ ．Ａ ｆｕｒ ｒ ｉｄ ｇｔ ｌ川 ｔｒｅ ｌ ｙ， Ｈ ｈ ｍｅｈ ａｔｏ ｅ ｉ ｒ ｎ ｆｌ ｉａ ｄ ｒ ｄ ｃ ｉｉａ ｉｃ ｉ ｒ ａ （ ｔ ｏ ｄｅ ｉ ｉ ｉ ｔ ’ ） ｈ ａ ｅ ｍｐ ｏ ｉ ｇ ｓ ｃ ｔ— ｌ
中 图分 类号 ： Ｎ １ ． Ｔ ７ ７ ３
文献标 识 码 ： Ａ
文章编 号 ：０ ２— ２ ９ ２ １ ） １— ０ ７～ ４ １０ ２ ７ （０ ０ ０ ０ ０ １
Ｄｅｓｇｎ ｏ ｍ ｐｒ ｖ ｄ Ｄｅ ｉ ａ ｉ ｌ ｉ ｆＩ ｏ ｅ ｃｍ ｔ ｏｎ Ｆｉｅｒ ｔ
ｏ ｔ ｏ ｓ ｍｐ ｉ ｇ ｒ ｔ ｆ３２ ｉ ｅ ｉｎｅ ｎ ｅ ｌｚ ｄ ｉ ｔａ ｉ １ｓ ｔ２Ｓ ０ Ｆ ｄ ｗｉｈ ｄ ｗｎ ａ ｌｎ ａｅ ｏ ｓ ｄ ｓｇ ｄ ａ ｄ ｒ ａｉｅ ｎ Ｓ ｉ ｔ １ ｅ ３ ＰＧＡ ｈ ｐ Ａｓａ ｒ ｓ ｌ ｏ ’ ｘ ｃ ｉ． ｅ ｕ ｔ ｆ
ｔ ｉ ａ ｅ‘ ｎ ｉ ｒｖ ｄ ［ｏ ｅ ａ ｅ Ｃ ｔ１ ｒ ｉ ｅ ｉｎ ｄ．Ａ ｏ ｌ ｕ ｉ，ａ ｄ ｍ’ ｎ ｏ ｅ ｉｔｒ ｈ ｓｐ ｐ ｒ ，ａ ｍｐ ｏ ｅ １ ｇ ｎ ｕ ｒ ＣＩ １ｔ ｓ ｄ ｓｇ ｅ ｅ ｃ ｎｈｏ ｎ ｔ ｎ ａ ｄ ａ ｄ ｓ ｍｅ ｒ ｇｓｅ ｓ