基于FPGA的串行通信接口设计

模块的实现
1.数据缓冲单元
电源复位后，如果WR_EN是有效 的，则在WR_CLK时钟边沿的作用下数 据被写WR_ADDR相应的数据单元;如果 WR_EN是无效的，则写端口是关闭的。 当RD_EN是有效的，在RD_CLK时钟边 沿的作用下，RD_ADDR地址空间中的数 据读出作为并行到串行转换单元的初始数 据。
基于FPGA的串行通信接口设计
摘要
作为综合任务处理系统的关键处理设备，任务管 理计算机需要与各种设备交联，通信接口的类型 不同。在本文中设计了基于FPGA（现场可编程门 阵列）的串行通信接口，用于与其它设备的数据 通信。它保证了在没有任何硬件资源增加的条件 下串行通信功能实现。它符合硬件设备的标准化 原则。该设计采用Xilinx公司的Virtex-4系列 FPGA芯片，仿真结果表明它满足协议要求。
2.时钟产生单元
ቤተ መጻሕፍቲ ባይዱ.并行到串行的转换单元
并行到串行转换单位主要实现并行数据到串 行数据的转换.Virtex-4提供大量的并行到串行转 换的资源，所以可以实现2倍频到8频率加倍的并 行到串行的转换，适合高速连续转换情况。此模 块的转换率是相当低的，数据量很小。采用将数 据缓冲器和移位寄存器组合以实现并行数据到串 行数据转换。这个方法很简单，适合低速和数据 很少的情况，它可以移植到控制串行接口AD / DA 的实现。
仿真结果
设计完成后，我们进行功能仿真。并行输入数据依次是 “11111111”，“00001111”，“01010101”，“10101010”，图8 示出的波形图，从该波形图中我们可以看出，此程序实现了输入数据 的有效数据位提取，并根据一定的波特率进行串行输出。数据传输是 稳定的，数据输出满足协议要求，具有特定的功能和能力已经通过测 试系统验证。
总体结构设计
1.通讯协议 任务管理计算机通过CLK，STB和DI信号转发器发送控制信 息和高速信息给模式空管应答机，CLK表示数据发送时钟， DI表示数据（包括控制和状态数据），STB表示数据发送结 束符号。
2.总体框架
该接口控制逻辑位于数据处理模块，FPGA通过内部总线与PowerPC处理器 通信。下图所示为这个接口的逻辑的整体设计图。 接口逻辑电路主要包括三个功能模块： 数据缓冲器单元：存储控制并行数据，在 同一时间它接收高位软件指令，如果有发送 要求时，它在缓冲器中发送该并行数据，并 行到串行的转换处理单元。 时钟生成单元：根据协议的要求产生3/10占 空比的时钟信号，输入是PowerPC输出的 间隔总线时钟信号;频率为33.33MHz;同时 它为并行到串行的转换单元和产生发送结束 信号的STB提供采样基本时钟。 并行到串行转换单元：将并行数据转换为 串行数据，根据协议的要求，数据在CLK的 时钟边沿输出。
结论
随着综合任务管理系统集成率的提高，任务管 理计算机需要交叉链接的设备也越来越多。本文 描述了基于FPGA的专用串行接口的设计方法，实 现了新的功能，缩短了开发周期，减少了人力投 入和坚持在不增加原有的模块实物的情况下模块 标准化的原则。这种设计方法在未来的设计中值 得推广。
FPGA
FPGA由可编程逻辑单元阵列，写资源和可编程I / O单 元阵列组成。一个FPGA含有丰富的逻辑门，寄存器和I / O资源。
FPGA的结构是灵活的。FPGA的逻辑单元，可编程间隔 连接和I / O单元可以通过用户编程来实现任何逻辑功能， 以满足不同的设计要求。FPGA的速度快，功耗低，普遍性 强。FPGA特别适合于复杂系统的设计。使用FPGA也可以实 现动态配置，在线系统重构（根据需要，该电路的功能随 着系统在不同的时间运行改变，以使系统具有空间相关性， 时间相关性的多任务）和硬件软化，软件硬化等。