Altera-软件无线电数字下变频技术研究及FPGA实现-何立松

2、系统结构
系统主要包括：一片 Altera 公司的 Cyclone III 系列高性能低成本 FPGA EP3C40F484C6N， 一片 TI 高性能浮点 DSP TMS320C6713B， AD 公司的 AD9226 模数转换器和凌力尔特公司的 LTC1668 数模转换器各一片，还有一片 AMD 的 AM29LV400BB55RWAC FLASH 存储器， 两片 TI 的 TPS54310 和一片 TPS54616 电源芯片以及其它辅助芯片。 中频模拟信号输入到 A/D 后转换成 12 位的数字信号，再由 FPGA 处理后成 为基带信号，再交给 DSP 处理。DSP 处理后可输出到计算机，也可输出到 D/A 还原成模拟信号。 本系统除了缺少射频前端外， 设计基本符合软件无线电相容性、 灵活性、可重构性和可升级性的要求，射频前端可另外设计。系统留有一定的扩 展接口， 在后续的进一步实验中， 可以增加控制器(如 ARM)来控制和预置 FPGA 和 DSP，或增加人机交互界面，如操作系统等。 系统结构框图如图 2-1 所示
x(n)
z −1
z −1
z −1 z −1
z −1 z −1 h(0) h(1)
N h( − 2) 2
z −1
h(
N − 1) 2
y(n)
图 3-4 线性相位滤波器简化结构 3.4.2、抽取滤波器的多相实现结构 如前文中所述，数字混频后输出的信号需要经过低通滤波和抽取处理。若直 接实现时，经过低通滤波后，还要进行 D 倍的抽取，即每 D 个数据只取一个而 将其他 D-1 个舍掉，效率很低且浪费资源。如果采用多相结构，即将滤波和抽取 结构等效变换，将滤波置于抽取之后，则可大大降低对滤波数据速率的要求。其 结构如图 3-5 所示。
f (t ) = A(t ) cos(2π f 0t + ϕ (t ))
(3-2)
式中, f 0 为中频频率， ADC 的采样率为 f s ， 则采样后的数字化中频信号为：
f (n) = A(n) cos[ wc n + ϕ ( n)]
(3-3)
式中, wc = 2π
f0 fs
。数字混频后输出信号为：
the GSM system , a FPGA-based DDC system is established . Both the software and hardware implementation are achived and proved to be correct throngh full simulation and test . Keywords:Software Radio; Digitial Down Conversion; FPGA; decimating filter
1 1 = { A(n) cos[2 wc n + ϕ (n)] + cos ϕ (n)} − j A(n){sin[2 wc n + ϕ (n)] − sin ϕ (n)} (3-4) 2 2
(3-5) (3-6)
3.2.1、数字混频器的结构: 数字混频的功能主要由数字混频器来实现，其组成结构如图 3-1 所示:
统输出数据率极高， 使得后续的基带处理速度难以跟上。于是很有必要对下变频 后的数据进行降速处理以降低系统的运算负荷。 即需要对抽样后的数据进行整数 倍的抽取。 如有一信号 x(n) 在 [−
π π
7π 9π , ] 及 [− , ] 范围内均含有频谱分量,记其频谱表 8 8 8 8
示为 X (e− jw ) ，对其进行 D=8 的抽取，如果在抽取前对原信号运用低通滤波器进 行 频 谱 限 制 ， 则 可 消 除 混 叠 现 象 ， 抽 取 前 后 的 信 号 频 谱 如 图 3-2 所 示 。
u (n) = f (n)e− jwc n
= A(n)cos[ wc n + ϕ (n)]cos( wc n) − jA(n)cos[ wc n + ϕ (n)]sin( wc n)
以上信号经过低通滤波处理就得到两路有用基带的信号
I ( n) = A(n) cos[ϕ (n)] 2
A(n) sin[ϕ (n)] 2 Q ( n) = −
图 2-1 软件无线电数字下变频系统结构框图
3、相关理论分析 相关理论分析： 理论分析：
3.1、带通采样 数字下变频时需要将输入的中频信号由 ADC 采样成数字信号后再进行后续 的处理。由于中频信号频率一般很高， 若按奈奎斯特定理直接进行常规采样是难 以实现的，而且高的数据速率也对后续的处理模块提出了较高的要求。因而需要 寻求另外一种采样方式――带通采样。 设某个带限信号，其频率落在 ( f l , f h ) 内，如果采样率 f s 满足
Software Radio Digital Down Converter Technology and FPGA Implementation
Author: He Lizhi,Qiu Yang, He Song Instructor:Zhang Cuifang(School of Information Science and Technology, Southwest Jiaotong University,Chengdu,611756)
第一级抽取器
x ( n)
D1 D1 ……
第 n 级抽取器
H n ( z)
Dn Dn
H 1 ( n)
y D ( n)
图 3-3 多级抽取器的结构框图 3.4.1、数字滤波器原理及结构 混频后输出的数字信号同时含有基带和高频成分，要提取出有用的基带信号 就必须滤出其他带外的频谱。因此，低通滤波是数字下变频的一个关键环节。
N −1
中采用了 FIR 低通滤波器。其频率响应可表示为：
奇对称 偶对称
h[n] = −h[ N − 1 − n] h[n] = h[ N − 1 − n]
(3-9) (3-10)
这样， 在滤波时就只需要一半的乘法器来实现。 不仅极大的节约了硬件资源， 也提高了运算速率。线性相位时，滤波器的结构可以由图 3-4 给出。
yI (n)
cos(wcn)
f(n)
NCO
sin( wc n)
yQ (n)
图 3-1 混频器结构组成框图 输入的数字中频信号 f(n)分别与数字正交本振 cos( wc n) 、 sin( wc n) 相乘，然 输出 yI (n) 、 yQ (n) ，即实现了下变频的功能。 3.2.2、数控振荡器 NCO 数控振荡器 NCO 的作用是产生正交的正弦和余弦样本。传统方法是采用查 表法，其优点是电路设计简单，占用 FPGA 的逻辑资源少，但是其缺点也是显而 易见的，其要耗费大量的 ROM 资源。当精度要求很高的时候还需要使用外部的
Abstract：Digitial Down Converter(DDC) with structure mainly includes digitial
mixing module and decimating filter module , is an essential part of Sofware Radio Systems . It need to deal with the frequency mixing、 filtering、 decimating and shaping of the iput signals . In the DDC system , sampled and digitized IF signals has to multiply with the orthogonal local oscillator signals generated by the Numerically Controlled Oscillator(NCO) , and then be processed by the decimating filter module to output lower frequency or baseband signals with low speed. This paper resarches on the DDC technology in sofware radio systems , Comparing with the parameters of
ROM 来扩展，这样将会降低系统的处理速度。为了能有效的提高系统的处理速
度，使用实时计算来替代查找表的方式是一大趋势。坐标旋转算法(CORDIC，
coordinate rotation digital compute)很好的解决的查表法所面临的问题，且非常适
合于在 FPGA 中实现。 3.3、整数倍抽取 虽然采用带通采样较低通采样适当地降低了采样率的要求，但要保证中频 信号的数字化的精度及量噪比的要求， 依然需要很高的采样频率。 这直接导致系
原创性声明
郑重声明：本论文《软件无线电数字下变频技术研究及 FPGA 实现》是作者三人 在西南交通大学本科学习期间所取得的原创成果， 论文中除注明的部分外，不包 含他人已发表或撰写过的研究成果。 作者签名： 作者签名：何立志 邱洋 何松 指导老师签名： 指导老师签名：张翠芳 撰写日期： 撰写日期：二零一零年八月八日
fs = 2( fl + fh ) 2n +1
： （3-1）
则 用 fs 对 这个信号进行等间隔采样后所得到的采样值 能准确地恢原出原信 号。式中 n 的取值为 0 到 fs ≥2( fh − fl ) 的最大正整数。 3.2、数字正交解调理论 数字正交解调理论 数字下变频是对采样后的中频信号进行混频，即 与产生的数字正交本振相 乘，将信号频谱搬到基带。设输入 ADC 的模拟中频信号可表示为
1、引言
软件无线电的核心思想是以模块化、 标准化的硬件功能单元构建一个具有高 度灵活性、开放性的通用硬件平台，将高速、宽带的 A/D、D/A 尽可能的靠近天 线， 通过软件编程的方式来实现通信系统的各种功能，从而屏蔽不同通信系统的 差异，实现多个通信系统的互通与兼容。 而数字下变频(Digitial Down Conversion，DDC)是软件无线电接收系统的核 心构成。它主要是把 A/D 技术应用于中频信号，通过软件编程实现混频、抽取 和滤波等信号处理功能， 以数字化方式将中频信号搬移至基带并同时降低数据速 率。
软件无线电数字下变频技术研究及 FPGA 实现
作者：何立志 邱洋 何松 指导老师：张翠芳 （西南交通大学信息科学与技术学院，成都，611756）
摘要： 数字下变频是软件无线电系统的重要组成部分，主要完成对信号的混频、 摘要：
滤波、抽取和整形等工作，包括数字混频模块和抽取滤波模块。在数字下变频系 统实现方案中，输入的模拟中频信号经过高速 A/D 采样数字化后与数控振荡器 ((Numerically Controlled Osillator,NCO)产生的正交本振信号进行混频，然后再由 抽取滤波模块进行处理，以输出低速的低频或基带信号。 本文以软件无线电数字下变频技术为研究对象，参考 GSM 系统参数构建了 基于 FPGA 的芯片 Cyclone III 系列 EP3C40F484C6N 的数字下变频系统，完成 了系统的软、硬件实现，并通过综合仿真与测试验证了系统设计的正确性。 关键词：软件无线电 数字下变频 FPGA 抽取滤波
X ( e − jw )
−π −π
−7π / 8
H (e
− jw
−π / 8
)
π /8
7π / 8
π π
Ω Ω
X (e
− jw
) × H (e
−π / 8
− jw
π /8
)
−π
−π / 8 X D (e − jw )
π /8
π
Ω
−2π
−π
π
−2π
Ω
图 3-2 抽取前后的频谱示意图 3.4、采样率变换的多级实现 在实际中，抽取和滤波往往是通过抽取滤波器同时实现的。当抽取因子较大 时，就会使抽取滤波器的阶数变得很高，给实现带来相当大的困难。若采用多级 实现， 即由多个抽取滤波器来实现滤波和抽取，则可有效地降低所需的滤波器阶 数。其结构见图 3-3。
设数字滤波器的输入、输出用 x(n) 、 y (n) 来表示，其冲激响应为 h(n) ，则有
y ( n) =
k =−∞
∑ h( k ) x ( n − k )
∞Fra Baidu bibliotek
(3-7)
由于 FIR 滤波器具有线性相位、 结构对称和稳定等优点， 因而在数字下变频
(3-8) H ( z ) = ∑ h( n ) z − n n =0 如果 FIR 滤波器的冲激响应为实数， 且具有线性相位， 则滤波器的冲激响应 具有奇对称性或者偶对称性，满足如下关系：