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北京理工雷科2015校园招聘终面
项目经历
系统组成框图
发射 参考 中频模拟信 信号 时钟 号输出
雷达目标模拟
模拟信 模拟信 模拟信 号输入1 号输入2 号输出
模拟信号采集与回放
光纤接 光纤接 口1 口8
千兆以 太网
高速接口 与交换单
元
显示与控制单元
USB
高速VPX总线及底板
高速存储阵列
北京理工雷科2015校园招聘终面
专
业 技
熟悉JESD204B、SPI、VPX等串行总线设计
能
熟悉AltiumDesigner、Cadence、ISE、Modelsim等EDA工具
熟悉Verilog、VHDL语言，熟练使用示波器、频谱仪等测试仪器
基本信息 奖励情况 专业技能
项目经历
职业规划
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项目经历
雷达目标模拟、采集/回放系统设计
该系统基于Windows操作平台设计，可实现多种调制波形的点目标模拟，多通 道光纤数据和模拟数据的高速采集、存储和回放，并提供USB、千兆以太网上传转存 方式，便于数据回放和脱机数据分析。 个人贡献：
1. 负责系统设计、元器件选型、原理图绘制； 2. 负责单板代码编写，包括A/D、D/A、DDC、NCO、SPI、时钟等模块的配置 或功能实现； 3. 负责单板调试以及板间联调。
1. 负责FPGA内部代码编写以及单板调试； 2. 负责压缩感知算法的仿真与验证； 3. 负责相关报告的撰写，包括测试大纲和测试报告。
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项目经历
信号采集处理板硬件框图：
MAX3232
MAX3232
MAX3232
MAX3232
变压器 变压器
变压器 变压器
AD9643(2X)
4wenku.baidu.com
•熟悉AltiumDesigner、Cadence、ISE、Modelsim等EDA工具
5
•熟悉Verilog、VHDL语言，熟练使用示波器、频谱仪等测试仪器
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熟悉嵌入式产品开发流程，有基于FPGA平台的开发调试经验
熟悉AD、TI、Altera等公司的部分器件使用以及调试
电源、复位管理
GTX GTX GTX GTX
DDR3
低通 滤波
低通 滤波
数控 衰减
模拟中频 输出1
数控 衰减
模拟中频 输出2
时钟管理CDCE62005
高速数字串行数据 输出至存储
高速数字串行数据 输入从存储
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项目经历
雷达信号采集/回放处理框图：
SPI
中频 ADC 250MSPS 16bit
8位
16位
2.5Gb/s
250Mb/s
250Mb/s
GTX
GTX
GTX
GTX
FIFO
乒乓式 4K
FIFO FIFO
16位 150Mb/s
GTX GTX
GTX GTX 2.5Gb/s
GTX GTX
3Gb/s GTX GTX
16位 150Mb/s
FIFO FIFO
FIFO
采集部分
FIFO FIFO
16位 300Mb/s
北京理工雷科2015校园招聘终面
（刘梦婷）
学 校： 西安电子科技大学 籍 贯： 陕西省渭南市 专 业： 电子与通信工程 方 向： FPGA工程师
北京理工雷科2015校园招聘终面
学习经历
时间
2009.07—2013.07 2013.09—2016.01
院校
西安邮电大学 西安电子科技大学
专业
电子科学与技术 电子与通信工程
二等奖。 2010学年：获“陕西省第八次大学生高等数学竞赛三等奖”。
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1
•熟悉嵌入式产品开发流程，有基于FPGA平台的开发调试经验
2
•熟悉AD、TI、Altera等公司的部分器件使用以及调试
3
•熟悉JESD204B、SPI、VPX等串行总线设计
学历
本科 硕士
成绩
Top 3% Top 10%
获奖情况
2013~2014、2014~2015学年：获“西安电子科技大学一等奖助金”2次。 2010~2011、2011~2012学年：获“国家励志奖学金”2次。 2012~2013学年：获“校一等奖学金”。 2010~2011、2011~2012学年：获“校优秀团员称号”2次、“校三好学生”1次。 2011学年：获“挑战杯”大学生课外学术科技作品竞赛科技发明制作类陕西省
NCO
目标
距离
存储/读取
fd ~s (t)
控制
~s (t)
125MSPS
中频
DAC 4倍插值 1000MSPS
DDR3
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项目经历
信号采集处理系统设计
该系统采用FPGA+DSP架构，应用于对宽带信号的采集以及处理，以便对压 缩感知等相关理论知识的验证。FPGA负责数据器件的配置以及信号采集压缩，DSP 负责数据的计算及打包，上位机通过网络接口实现数据的上传，以便实现后续数据 分析。 个人贡献：
项目经历
硬件设计框图 雷达目标模拟单板与雷达信号采集/回放单板采用一板两制方案。
模拟中频 输入1
模拟中频 输入2
供电、复位 同步时钟 系统时钟
主控SPI 低速控制接口
同步脉冲
ADS42JB69
SDA0 SDA1 SDB0 SDB1
GTX GTX GTX GTX
Xilinx FPGA
信号处理
总线
AD9142
乒乓式 4K
回放部分
DDR3
GTX GTX
16位 250Mb/s
3Gb/s
中频 DAC 4倍插值至 1000MSPS
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项目经历
雷达目标模拟信号处理框图：
SPI
中频 ADC 250MHz
Xilinx FPGA
DDC
p(t)
控制参数
目标 多普勒
包络检波
~s (t)
产生同步 脉冲
140.625Mbp
14 14
同步信号
14 AD9643(2X)
14
DCM
时钟69.231Mbp
晶振
FPGA(Xinlinx V5) XC5VFX30T
GTX
GTX CLOCK
低抖动时钟 缓冲器 时钟输出
差分4.5G
SDRAM
16
FLASH
ADSP BF537 MAC
配置FLASH
以太网 接口器
件
TCP/IP
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项目经历
信号采集处理板FPGA内部信号处理框图
积分清洗 累加512次
φa,1
×
∑
↓
AD
φa,2
×
……
……
DSP
70MSPS ……
14bit φa,16
×
∑
↓
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项目经历
基于FPGA的eMMC阵列存储系统设计