数电-第七章-第2部分随机存取存储器(RAM)讲解

信息工程学院 1. RAM存储单元 • 静态SRAM(Static RAM)
Xi (行选择线)
本单元门控制管:控 制触发器与位线的 接通。Xi =1时导通
VDD VGG 存储 单元 T6
来自行地址译码 器的输出
T3 位 线 T5 T1
T4 T2
B
来自列地址译码 器的输出
数 据 线 D
T7
双稳态存储单元 电路
（b）
信息工程学院 3.SRAM的写操作及时序图 写操作时序图
tWC 地址 CE WE tSA 地址有效 tSCE tAW tSD 数据 输入数据有效
tWC 地址 CE WE tSA 数据 tAW tSD 输入数据有效 tHD tHA 地址有效
tHA tHD
信息工程学院
7.2.2 同步静态随机存取存储器（SSRAM）
片 选 无 效
开始 I/O输 I/O输 读A4 出A4 入A5 地址 数据; 数据; 单元 开始 开始 数据 写A5 写A6 数据, 数据
I/O输 出A6 数据; 开始 读A7 数据
ADV=1:丛发模式读写 丛发模式读写模式：在有新地址输入后,自动产生后续地址 进行读写操作,地址总线让出
1 CP CE ADV WE A I/O A1 A2
信息工程学院 32K×8位存储器系统的地址分配表
各 RAM 芯片 Ⅰ
译码器 有效输 出端
扩展的地 址输入端 A14 A13 0 0
8K×8位RAM芯片地址输入端
A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
对应的十 六进制地 址码
0000H 0001H 0002H ┇ 1FFFH 2000H 2001H 2002H ┇ 3FFFH 4000H 400H 4002H ┇ 5FFFH 6000H 6001H 6002H ┇ 7FFFH
0000H 0001H 0002H ┇ 1FFFH
2000H 2001H 2002H ┇ 3FFFH 4000H 400H 4002H ┇ 5FFFH 6000H 6001H 6002H ┇ 7FFFH
A0 CE1
A1
2
D0
RAM1 D 7
A0 CE1
A 7
A0 CE1
2
D0
A1 RAM1 D7
信息工程学院
7.2 随机存取存储器（RAM）
7.2.1 静态随机存取存储器(SRAM) 7.2.2 同步静态随机存取存储器（SSRAM） 7.2.3 动态随机存取存储器 7.2.4 存储器容量的扩展
信息工程学院
7.2 随机存取存储器（RAM）
7.2.1 静态随机存取存储器(SRAM) 1 SRAM 的基本结构
Ⅱ
Y1
0 1
Ⅲ
Y2
1 0
Ⅳ
Y3
1 1
信息工程学院
CE WE
D7D0
8
8K8 位 （Ⅰ） 13 A12A0 CE A14 A13 A1 A0 Y0 Y1 WE D7D0 8
74139 Y2 Y3 EN
8K8 位 （Ⅱ） 13 A12A0 CE WE D7D0 8
8K8 位 （Ⅲ） 13 A12A0 CE WE A12A0 13 D7D0 8 8 D7D0
CP CE ADV WE A I/O
A1 A2 O(A1) A3 O(A2) O(A3) A4 A5 O(A4) A6 I (A5) A7 I (A6) A8 O(A7) I (A8) A9
读A1 地址 单元 数据
I/O输 出A1 数据; 开始 读A2 数据
I/O输 出A2 数据; 开始 读A3 数据
CE WE
读写控制 逻辑
I /O
寄存各种使能控制信号，生成最终的 内部读写控制信号； OE
寄存要写入的 数据
信息工程学院 ADV=0:普通模式读写
WE =0:写操作 WE =1:读操作
普通模式读写模式:在每个时钟有效沿锁存输入信号,在一 个时钟周期内,由内部电路完成数据的读(写)操作。
1 2 3 4 5 6 7 8 9 10 11
WE 8K8 位 （Ⅳ） 13 A12A0
字数的扩展可以利用外加译码器控制存储器芯片的片选输入 端来实现。
丛发 模式 重新 读A2 中的 数据
信息工程学院
SSRAM的使用特点： 在由SSRAM构成的计算机系统中，由于在时钟
有效沿到来时，地址、数据、控制等信号被锁
存到SSRAM内部的寄存器中，因此读写过程的 延时等待均在时钟作用下，由SSRAM内部控制 完成。此时，系统中的微处理器在读写SSRAM 的同时，可以处理其他任务，从而提高了整个
存储单元
D
D
输出缓冲器/ 灵敏放大器
T
O
读/写 WE
I
输入缓冲器
位 线 B
-
信息工程学院 读操作:X=1
WE =1
T导通，电容器C与位线B连通 输出缓冲器/灵敏放大器 被选通，C中存储的数据 通过位线和缓冲器输出
刷新R 行选线X 输出缓冲器/ 灵敏放大器 / T 刷新缓冲器
每次读出后，必须及时 对读出单元刷新，即此 时刷新控制R也为高电平， DO 则读出的数据又经刷新 WE 缓冲器和位线对电容器C D 进行刷新。
I
输入缓冲器
位 线
B
信息工程学院
7.2.4 存储器容量的扩展
1. 字长（位数）的扩展---用4KX4位的芯片组成4KX16位 的存储系统。
A11
CE
A0
┇
WE
WE
· · ·
· · ·
CE A0 4K×4位 D1 D2
I/O0 I/O1 I/O2 I/O3
A11
WE CE
A0
A11
4K×4位
I/O0 I/O1 I/O2 I/O3
SSRAM是一种高速RAM。与SRAM不同, SSRAM的读写 操作是在时钟脉冲节拍控制下完成的。
A CP
数据选择器 地址 寄存 器 A A1 D1 Q1 A1 A0 D Q 0 0 0 丛发控 制逻辑
ADV
写地 址寄 存器
地址译码 输 存储阵列 出 放 大 输入驱动 输入 寄存器
CE WE
读写控制 逻辑
Y0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ┇ 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ┇ 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ┇ 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ┇ 1 1 1 1 1 1 1
系统的工作速度。
信息工程学院
7.2.3 动态随机存取存储器
1、动态存储单元及基本操作原理
写操作:X=1
WE =0
T导通，电容器C与位线B连通
刷新缓冲器
输入缓冲器被选 刷新R 通，数据DI经缓冲 行选线X 器和位线写入存 储单元 如果DI为1，则向 电容器充电，C存 1;反之电容器放 电,C存0 。
Yj (列选择线)
位 线 B
T8 数 据 D 线
列存储单元公用的门
控制管，与读写控制电路相接
Yi ＝1时导通
信息工程学院 1. RAM存储单元 • 静态SRAM(Static RAM)
Xi (行选择线)
Xi =1 •T5、T6导通
VDD T3 VGG T4 T2 T6
存储 单元
触发器与位线接通
Yj =1 •T7 、T8均导通 •触发器的输出与数据 线接通，该单元通过 数据线读取数据。
I /O
OE
信息工程学院
寄存地址线上的地址 2位二进制计数器, 处理A1A0
数据选择器 地址 寄存 器 A A1 D1 Q1 A1 A0 D Q 0 0 0 丛发控 制逻辑
A
ADV=0:普通模式读写CP ADV=1:丛发模式读写
WE =0:写操作 WE =1:读操作
ADV
写地 址寄 存器
地址译码 输 存储阵列 出 放 大 输入驱动 输入 寄存器
CE WE OE =100 高阻 CE WE OE =010 输入
Ai+1 行 译 码 Ai 码 列 译 A0
存储 阵 列
An-1
CE WE OE =00X 输入
CE WE OE =011
CE WE OE
I/O 电路
高阻
I /O0
I /Om-1
信息工程学院
SRAM 的工作模式 工作模式 保持 (微功耗) 读 写 输出无效 CE 1 0 0 0 WE X 1 0 1 OE X 0 X 1 I /O 0 ~ I / O m -1 高阻 数据输出 数据输入 高阻
D0
D3
D12 D13
D14
D15
位扩展可以利用芯片的并联方式实现。
信息工程学院
7.2.4 RAM存储容量的扩展
2. 字数的扩展—用用8KX8位的芯片组成32KX8位的存储系统。
芯片:A0 ~ A12 芯片数=4 系统地址线数=15 系统:A0 ~ A14 A13 ~ A14?
A0 CE1
2
D0
A1 RAM1 D7
0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 1 1 1 1 1 1
O(A1) O(A1+1) O(A1+2 ) O(A2)
信息工程学院
2
3
4
5
6
7
8
9
10
11
A3
O(A2+1 O(A2+2) O(A2+3) O(A2) ) I (A3) I (A3+1)
读A1 丛发 丛发 读A2 丛发 丛发 丛发 地址 模式 模式 地址 模式 模式 模式 单元 读 读 单元 读 读 读 数据 A1+1 A1+2 数据 A2+1 A2+2 A2+3 中的 中的 中的 中的 中的 数据 数据 数据 数据 数据
B
位 线
T5
T1
位 线 B
数 据 线 D
T7 Yj (列选择线)
T8 数 据 D 线
信息工程学院 3.SRAM的读写操作及时序图 读操作时序图
tRC 地址 tOHA 输出数据 上一个有效数据 数据输出有效 读出单元的地址有效 tAA
（a）
CE OE 高阻 tLZCE tACE tDOE tLZOE 数据输出 数据输出有效 tHZOE tRC tHZCE