集成触发器应用
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实验箱1秒脉冲驱动能力不足，注意缓冲 手动CP脉冲不可用数据开关输入，而要用逻 辑开关 FF不用的输入端不可悬空，要接固定电平； 尤其复位端、置位端不用时要接高电平。 用示波器观察单脉冲发生时，必须注意触 发脉冲和CP脉冲的配合
F X C
实验报告(包括P344五、实验报告部分内容）
1、写出电路的设计过程。 2、分析单发脉冲发生器电路的工作原理。 3、记录实验现象、数据、波形和结果。 4、74LS74和74LS107的触发方式是哪一种？分别是 上升沿触发还是下降沿触发？ 5、由74LS74 转换成的JK触发器是上升沿触发还是下 降沿触发？ 6、写出检查触发器性能测试方法，列出逻辑功能。 7、（选做）用VHDL描述D触发器和用CPLD完成双向时钟 脉冲产生电路。
F X C
signal TMP: STD_LOGIC; begin process (SETn,CLRn,CLK,J,K) begin if CLRn='0' then TMP<='0'; elsif SETn='0' then TMP<='1'; elsif (CLK'event and CLK = '0') then if ((J='0') and (K='1')) then TMP<='0'; elsif ((J='1') and (K='0')) then TMP<='1'; elsif ((J='1') and (K='1')) then TMP<= not TMP; end if; end if; end process; Q<= TMP; Qn<= not TMP; end Behavioral;
F X C
CP1中/高/高/低频，CP1和CP2同时上跳
F X C
CP1中/高/高/低频，CP1比CP2晚上跳；
F X C
CP1中/高/高/低频，CP1比CP2早上跳；
F X C
3 参考设计
D FF 转换成T’和JK触发器
D触发器：
Qn +1 = D
T’触发器： Qn +1 = Q n
D = Qn = D J Q n + KQn
F X C
触发器功能的转换
Байду номын сангаас
触发器功能的转换
将某种功能的触发器转换成另一种功能的触发器时，可 以在触发器外添加适当的组合逻辑电路来实现 。
D触发器： JK触发器：
Q
n +1
=D
n +1 n Q = Q T′触发器：
n +1 Q = J Q n + KQ n
F X C
D→T′ 、JK→T′、D→JK的转换实验
F X C
用双D触发器设计一个单发脉冲发生器
手控脉冲接逻辑开关，系列脉冲接1秒信号，Q2接发光二极 管，进行静态测试。 手控脉冲接逻辑开关，系列脉冲接1024Hz信号，用示波器 观察系列脉冲及输出信号的波形，并描述所观察的现象。 手控脉冲和系列脉冲都接1024Hz信号，用示波器观察脉冲、 及输出Q1、Q2的波形，并记录波形（注意对齐）。 选做—CPLD完成一个单发脉冲发生器，见EDA/Quartus II例子/dd。
2.0 集成触发器应用P343实验24
浙江大学电工电子教学中心
F X C
1 实验目的
掌握触发器的逻辑功能 掌握触发器逻辑功能的测试方法 掌握触发器的简单应用
F X C
2 实验调试内容
检查并测试触发器 74LS74的逻辑功能 检查并测试触发器 74LS107的逻辑功能 将DFF转换成T’和JK触器并测试逻辑 功能 将JKFF转换成T’ 触器并测试逻辑功能 测试双D触发器设计的单脉冲发生电路 的逻辑功能
Qn +1 = Q n
将D触发器转换成T′触发器，并进行功能测试。 将JK触发器转换成T′触发器，并进行功能测试。
注意：时钟端（接1024Hz方波）、Q输出端分别接示波 器的CH1、CH2，观测边沿触发特点。并且记录波形。
将D触发器转换成JK触发器，并进行功能测试。
未用到的 RD 和 S D 端应接电源或高电平以防干扰。
F X C
测试74LS74双D触发器和74LS107双JK触发器的逻辑功 能
测试直接复位端和置位端的功能。 测试逻辑功能，要求在不同输入状态和初始状 态。 体会边沿触发的特点。
Qn +1 = D
= Q J Q n + KQn n +1
74LS107 没有直接置位端，初态“1”可用J端置位。
F X C
验收
D触发器构成的单发脉冲发生器：手 控脉冲作用下输出状态是否正确。 下次实验
实验3 数字系统EDA技术简介 预习第七章 参考资料见10.71.21.18 8021
F X C
自选实验
用J-K触发器设计一个双向时钟脉冲产生电路并 进行实验（提示：用J-K触发器及与门设计一 个双向时钟脉冲产生电路．此电路将时钟脉冲 CP转换成两T时钟脉冲CP1和CP2，它们的频率 相同，相位相反）。 接1024Hz信号，用示波器观察CP脉冲、及输出 CP1 、 CP2的波形，并记录波形（注意对齐）。 检查示波器上显示的CP1、CP2双踪显示波形。
Q = J Q n + KQn JK触发器： n +1
F X C
3 参考设计(续1)
JK FF 转换成T’ 触发器
J Q n + KQn = JK触发器： Q n +1
T’触发器： Qn +1 = Q n
J = K = "1"
F X C
3 参考设计(续2)
双JK 触发器构成的单脉冲发生电路
FF1 Q1 FF2 Q2
F X C
JK触发器 VHDL描述
library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity myJKFF is Port ( SETn : in STD_LOGIC; CLRn : in STD_LOGIC; J : in STD_LOGIC; K : in STD_LOGIC; CLK : in STD_LOGIC; Q : out STD_LOGIC; Qn : out STD_LOGIC); end myJKFF; architecture Behavioral of myJKFF is
“ 1”
X CQ
F
n +1
= J Q + KQ
n
n
F Q F
1 1
FF2
Q
2
CP1
Q1 CP2 Q2
F X C
3 参考设计(续3)
触发器管脚排列p504,p505
14
VCC D RD Q CP SD Q D SD Q CP RD Q GND
13
12
11
10
9
8
1
2
3
4
5
6
7
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4 实验注意事项
F X C
实验报告(包括P344五、实验报告部分内容）
1、写出电路的设计过程。 2、分析单发脉冲发生器电路的工作原理。 3、记录实验现象、数据、波形和结果。 4、74LS74和74LS107的触发方式是哪一种？分别是 上升沿触发还是下降沿触发？ 5、由74LS74 转换成的JK触发器是上升沿触发还是下 降沿触发？ 6、写出检查触发器性能测试方法，列出逻辑功能。 7、（选做）用VHDL描述D触发器和用CPLD完成双向时钟 脉冲产生电路。
F X C
signal TMP: STD_LOGIC; begin process (SETn,CLRn,CLK,J,K) begin if CLRn='0' then TMP<='0'; elsif SETn='0' then TMP<='1'; elsif (CLK'event and CLK = '0') then if ((J='0') and (K='1')) then TMP<='0'; elsif ((J='1') and (K='0')) then TMP<='1'; elsif ((J='1') and (K='1')) then TMP<= not TMP; end if; end if; end process; Q<= TMP; Qn<= not TMP; end Behavioral;
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CP1中/高/高/低频，CP1和CP2同时上跳
F X C
CP1中/高/高/低频，CP1比CP2晚上跳；
F X C
CP1中/高/高/低频，CP1比CP2早上跳；
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3 参考设计
D FF 转换成T’和JK触发器
D触发器：
Qn +1 = D
T’触发器： Qn +1 = Q n
D = Qn = D J Q n + KQn
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触发器功能的转换
Байду номын сангаас
触发器功能的转换
将某种功能的触发器转换成另一种功能的触发器时，可 以在触发器外添加适当的组合逻辑电路来实现 。
D触发器： JK触发器：
Q
n +1
=D
n +1 n Q = Q T′触发器：
n +1 Q = J Q n + KQ n
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D→T′ 、JK→T′、D→JK的转换实验
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用双D触发器设计一个单发脉冲发生器
手控脉冲接逻辑开关，系列脉冲接1秒信号，Q2接发光二极 管，进行静态测试。 手控脉冲接逻辑开关，系列脉冲接1024Hz信号，用示波器 观察系列脉冲及输出信号的波形，并描述所观察的现象。 手控脉冲和系列脉冲都接1024Hz信号，用示波器观察脉冲、 及输出Q1、Q2的波形，并记录波形（注意对齐）。 选做—CPLD完成一个单发脉冲发生器，见EDA/Quartus II例子/dd。
2.0 集成触发器应用P343实验24
浙江大学电工电子教学中心
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1 实验目的
掌握触发器的逻辑功能 掌握触发器逻辑功能的测试方法 掌握触发器的简单应用
F X C
2 实验调试内容
检查并测试触发器 74LS74的逻辑功能 检查并测试触发器 74LS107的逻辑功能 将DFF转换成T’和JK触器并测试逻辑 功能 将JKFF转换成T’ 触器并测试逻辑功能 测试双D触发器设计的单脉冲发生电路 的逻辑功能
Qn +1 = Q n
将D触发器转换成T′触发器，并进行功能测试。 将JK触发器转换成T′触发器，并进行功能测试。
注意：时钟端（接1024Hz方波）、Q输出端分别接示波 器的CH1、CH2，观测边沿触发特点。并且记录波形。
将D触发器转换成JK触发器，并进行功能测试。
未用到的 RD 和 S D 端应接电源或高电平以防干扰。
F X C
测试74LS74双D触发器和74LS107双JK触发器的逻辑功 能
测试直接复位端和置位端的功能。 测试逻辑功能，要求在不同输入状态和初始状 态。 体会边沿触发的特点。
Qn +1 = D
= Q J Q n + KQn n +1
74LS107 没有直接置位端，初态“1”可用J端置位。
F X C
验收
D触发器构成的单发脉冲发生器：手 控脉冲作用下输出状态是否正确。 下次实验
实验3 数字系统EDA技术简介 预习第七章 参考资料见10.71.21.18 8021
F X C
自选实验
用J-K触发器设计一个双向时钟脉冲产生电路并 进行实验（提示：用J-K触发器及与门设计一 个双向时钟脉冲产生电路．此电路将时钟脉冲 CP转换成两T时钟脉冲CP1和CP2，它们的频率 相同，相位相反）。 接1024Hz信号，用示波器观察CP脉冲、及输出 CP1 、 CP2的波形，并记录波形（注意对齐）。 检查示波器上显示的CP1、CP2双踪显示波形。
Q = J Q n + KQn JK触发器： n +1
F X C
3 参考设计(续1)
JK FF 转换成T’ 触发器
J Q n + KQn = JK触发器： Q n +1
T’触发器： Qn +1 = Q n
J = K = "1"
F X C
3 参考设计(续2)
双JK 触发器构成的单脉冲发生电路
FF1 Q1 FF2 Q2
F X C
JK触发器 VHDL描述
library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity myJKFF is Port ( SETn : in STD_LOGIC; CLRn : in STD_LOGIC; J : in STD_LOGIC; K : in STD_LOGIC; CLK : in STD_LOGIC; Q : out STD_LOGIC; Qn : out STD_LOGIC); end myJKFF; architecture Behavioral of myJKFF is
“ 1”
X CQ
F
n +1
= J Q + KQ
n
n
F Q F
1 1
FF2
Q
2
CP1
Q1 CP2 Q2
F X C
3 参考设计(续3)
触发器管脚排列p504,p505
14
VCC D RD Q CP SD Q D SD Q CP RD Q GND
13
12
11
10
9
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F X C
4 实验注意事项